[发明专利]非对称多处理器

权利要求书

1.一种非对称多处理器，其多个处理器核与多个硬件加速器通过总线而连接，它包括：硬件资源仲裁单元，对请求信号进行仲裁，所述请求信号是从所述多个处理器核的各个处理器核发出的、请求允许使用任意的硬件加速器的请求信号，

接受了由所述硬件资源仲裁单元所进行的请求信号的仲裁的所述处理器核使用任意的硬件加速器，该非对称多处理器，还包括时钟偏移仲裁单元，其在各个组之间进行任意地错开时钟的相位关系的控制，所述各个组为：第一信号处理组，由第一处理器核和被所述第一处理器核请求实行信号处理的硬件加速器构成；第二信号处理组，由第二处理器核和被所述第二处理器核请求实行信号处理的硬件加速器构成；第三信号处理组，由第三处理器核和被所述第三处理器核请求实行信号处理的硬件加速器构成。

2.如权利要求1所述的非对称多处理器，其中，在所述各个组的时钟输入单元中还包括时钟延迟生成单元，其延迟被提供的时钟信号，从而任意地错开所述各个组之间的时钟相位。

3.如权利要求1所述的非对称多处理器，其中，所述多个处理器核通过所述总线连接到多个数字信号处理器核，所述硬件资源仲裁单元对从所述各个处理器核发行的、任意的数字信号处理器核使用允许请求信号进行仲裁，接受了由所述硬件资源仲裁单元所进行的数字信号处理器核使用允许请求信号的仲裁的处理器核实行由任意的数字信号处理器核进行的信号处理程序。

4.如权利要求1所述的非对称多处理器，其中，多个数字信号处理器核从属连接于一个所述处理器核，相应的所述多个数字信号处理器核将来自所述处理器核的中断信号作为触发信号，将一个任务进行并行信号处理。

5.如权利要求1所述的非对称多处理器，其中，当存储在数字信号处理器核的程序中的表示各个信号处理的起始地址的信息，从所述多个处理器核的各个处理器核输入到所述硬件资源仲裁单元时，所述硬件资源仲裁单元进行控制，以启动相应的数字信号处理器的程序。

6.如权利要求1所述的非对称多处理器，其中，还包括多个数字信号处理器核，

所述硬件资源仲裁单元接受用于表示进行多数字信号处理的控制信号或者控制比特的有效，将从第一数字信号处理器核的指令存储器所取得的命令传送到包括第一数字信号处理器核或者第二数字信号处理器核的多个数字信号处理器核，接收了所述命令的所述多个数字信号处理器核实行并行信号处理。

7.如权利要求1所述的非对称多处理器，其中，还包括多个数字信号处理器核，各个数字信号处理器核都能够从其它的数字信号处理器核的指令存储器取得指令，

在一个处理器核选择多个数字信号处理器核而使其进行并行动作的情况下，所述处理器核指定某一个数字信号处理器核的指令存储器的开始地址时，所述硬件资源仲裁单元进行控制，以使多个数字信号处理器核同时取得该地址，并使各个数字信号处理器核进行多处理。

8.如权利要求1所述的非对称多处理器，其中，在利用来自相同的指令RAM的取指令实行由多个数字信号处理器核进行的信号处理时，当处于数字信号处理器的并行处理模式时，所述硬件资源仲裁单元对第一数字信号处理器核的选址相对校正第二数字信号处理器核的选址。

9.如权利要求1所述的非对称多处理器，其中，还包括拥挤数字信号处理器核仲裁单元，其在所述多个处理器核中的一个处理器核选择拥挤的多个数字信号处理器核，并对一部分的数字信号处理器核发行表示程序的开始地址的信息时，进行控制以使剩余部分的数字信号处理器核也同时进行并行处理。

10.如权利要求1所述的非对称多处理器，其中，所述第一处理器核、所述第二处理器核、或者所述第三处理器核通过所述总线与动态可重构的处理器连接，

所述非对称多处理器还包括配置信号选择单元，其仲裁从所述各个处理器核发出的、对所述动态可重构的处理器的使用允许请求信号，同时将与相应的处理器所请求的信号处理对应的配置信息发行给所述动态可重构的处理器，

接受了由所述配置信号选择单元发行的配置信息的所述动态可重构的处理器实行所述处理器核所请求的信号处理。