[发明专利]低抖动的扩频时钟发生器

说明书

技术领域

本发明是有关于一种时钟产生器，且特别是有关于一种低抖动的扩频时钟发生器。

背景技术

请参照图1(a)，其是示出公知小数分频锁相环(Fractional-N PLL)示意图。该锁相环包括相位频率检测器(Phase Frequency Detector)10、电荷泵(ChargePump)20、环路滤波器(Loop Filter)30、电压控制振荡器(Voltage ControlledOscillator)40与分频单元(Frequency Dividing Unit)45。其中，具有一参考频率Fref的参考信号例如由一参考振荡器(Reference Oscillator，未示出)所产生，并且参考信号与分频单元45所输出的一分频信号(Frequency divided signal)同时输入该相位频率检测器10。该相位频率检测器10可检测该参考信号与该分频信号之间的相位与频率的差异，之后，输出一相位差信号(PhaseDifference Signal)至该电荷泵20。接着，电荷泵20根据该相位差信号的大小产生相关于该相位差信号的一输出电流至该环路滤波器30。接着，该环路滤波器30平滑化(Smooth)该输出电流，并转换为一电压控制信号至该电压控制振荡器40。该电压控制振荡器40可以根据该电压控制信号产生一压控输出信号，且该压控输出信号具有一压控频率Fvco。

再者，该分频单元45包括一双模分频器(Dual Modulus Divider)50、与一分频控制电路48。而分频控制电路48则包括一第一分频器60、一第二分频器70与一RS正反器80。其中，双模分频器50又称为预调分频器(Pre-ScaledDivider)，该双模分频器50接收具有压控频率Fvco的压控输出信号并且根据控制端的信号进行压控频率Fvco除以(N+1)或者N的操作，其中，N为整数。而双模分频器50的控制端连接至RS正反器80的输出端(Q)，也就是说，根据RS正反器80的输出逻辑准位来确定双模分频器50进行压控频率Fvco分频的分频系数。而双模分频器50输出的信号输入至分频控制电路48中的第一分频器60与第二分频器70。第一分频器60又被称为程序计数器(ProgramCounter)，该第一分频器60可将双模分频器50输出的信号进行频率除以P的操作并产生该分频信号并输入RS正反器80的重置输入端(R)。第二分频器70又称为抑制计数器(Swallow Counter)，该第二分频器70可将双模分频器50输出的信号进行频率除以S的操作并将第二分频器70的输出信号输入至RS正反器80的设定输入端(S)。其中，P与S都为整数且P大于S。再者，RS正反器80的输出端(Q)连接至第二分频器70的重置端(reset)。

根据双模分频器50输出的信号，于P个计数周期(Cycle)之中的前S个计数周期，RS正反器80设定端(S)未被第二分频器70设定，因此RS正反器80输出端(Q)为低准位使得双模分频器50的分频系数为N；于P个计数周期之中的第S个计数周期至第P个计数周期之间，RS正反器80设定端(S)被第二分频器70设定，因此RS正反器80输出端(Q)为高准位使得双模分频器50的分频系数为(N+1)；于第P个计数周期时，RS正反器80重置端(R)被第一分频器60重置，因此RS正反器80输出端(Q)为低准位使得双模分频器50的分频系数为N并且再次重复P个计数周期。

根据上述说明，图1(a)的小数分频锁相环可以导出F_vco＝[(N+1)S+N(P-S)]F_ref。因此，也就是说，分频单元45的等效分频系数(Equivalent Divided Value)即为