[发明专利]在隔离沟渠具有减少介电质耗损的半导体元件及其制造方法

说明书

技术领域

本发明涉及一种利用浮置栅极以及隔离沟渠的半导体元件，特别是涉及一种在隔离沟渠中具有减少介电质耗损的半导体元件及其制造方法(FABRICATION OF SEMICONDUCTOR DEVICE EXHIBITING REDUCED DIELECTRICLOSS IN ISOLATION TRENCHES)。

背景技术

如人们普遍所熟知的，半导体元件可采用各式不同的结构予以实施，以提供可在各式不同应用中使用的非易失性记忆体(记忆体memory，记忆体即存储介质，存储器，内存等，以下均称为记忆体)。包含堆叠浮置栅极(栅极即闸极，以下均称为栅极)以及控制栅极的堆叠栅极结构，通常是用来制造非易失性记忆单元(亦即，快闪记忆单元，以下均称为非易失性记忆单元；本文中的单元，即为胞，以下均称为单元)，其可经由施加适当的电压而选择性地程式化、非程式化以及再程式化。

可在一共通的基材上制造大量的非易失性记忆单元，以提供一非易失性记忆单元阵列(阵列即数组，以下均称为阵列)。为了使非易失性记忆单元彼此隔离，现有技术已经发展出各式的隔离技术，浅沟分隔即为其中之一。在该方法中，在非易失性记忆单元的主动区域之间形成设有复数个沟渠，这些沟渠中填设有一介电质，以隔离相邻非易失性记忆单元的主动区域(例如，源极/漏极(漏极即为汲极，以下均称为漏极))注入物以及主动沟道。

为了提供主动区域之间的有效隔离，将介电质充分地填设入这些沟渠中是非常重要的。然而，现有传统的用于形成堆叠栅极结构的制造技术通常会损伤沟渠中的介电质，因而使得沟渠所提供的隔离效果会打折扣。

例如，传统的非易失性记忆单元，可包含一形成于沟渠以及主动区域上方的栅极介电层，以及一形成于栅极介电层上方的多晶硅层。为了形成供非易失性记忆单元用的控制栅极，是以掩膜显影形成控制栅极的外型，且在一单一蚀刻步骤中去除未经掩膜显影形成的多晶硅层及其下方的栅极介电层部分。

在蚀刻期间，是将位于沟渠上方的多晶硅层及栅极介电层完全除去。然而，由于这两种经暴露薄膜在蚀刻期间缺少蚀刻选择性，因此亦可能被严重地蚀刻与侵蚀介于浮置栅极间下方的沟渠。尤其是，此蚀刻将造成主动区域间的沟渠内的大量介电质被蚀刻去除。

因此，将可能严重地影响到沟渠的隔离特性，且可能无法充分地隔离在主动区域内的源极/漏极注入物，致使造成相邻非易失性记忆单元的主动区域之间的短路，此情形可能造成一或多个非易失性记忆单元完全失效。虽然有时可以采用较深的隔离沟渠来降低此等影响，但是使用较深的沟渠可能大幅地增加自对准源极(self-aligned source，SAS)的电阻，尤其对于具有小特征尺寸的半导体元件来说可能是不切合实际的(例如，将介电质填入沟渠中)。

因此，迫切的需要创设一种改良的非易失性记忆单元制造工序，尤其是，例如，需要创设一种可以减少沟渠中的介电耗损，且可以提供足够的蚀刻，以定义非易失性记忆单元的堆叠栅极结构的制造工序，实属当前重要的研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的目的在于，克服上述现有的半导体元件的制造方法存在的缺陷，而提供一种新的在隔离沟渠中具有减少介电质损失的半导体元件的制造方法，所要解决的技术问题是使其可以高精准的方式部分蚀刻第二多晶硅层，以选择性地蚀刻第二多晶硅层直至栅极介电层或其上方。另一栅极介电层蚀刻能够有效地使栅极介电层蚀刻免于蚀刻穿透于主动区域内的第一多晶硅层部分，从而更加适于实用。

本发明的另一目的在于，克服现有的非易失性记忆体存在的缺陷，而提供一种新的在隔离沟渠具有减少介电质耗损的半导体元件，所要解决的技术问题是使其提供一种新的非易失性记忆体，可利用部分蚀刻保留在隔离沟渠内额外的介电材料，而可改善非易失性记忆单元(即记忆胞)的主动区域之间的隔离效果。后续的栅极介电层蚀刻，可以有效地移除隔离沟渠上方的第二多晶硅层与栅极介电层层的保留部分，相较于现有习知的单一蚀刻方法，此举不会致使隔离沟渠内介电材料的重大耗损，从而更加适于实用。