[发明专利]半导体器件

说明书

技术领域

本发明涉及一种半导体器件，其能够以更高效率进行筛选(screening)检查。

背景技术

由于半导体器件已经被高度集成和高速操作，关于晶体管和布线宽度的缩小已经快速地进展。然而，如果制造工艺的非常精细的技术得到进展，则由于以下的原因故障可容易地发生，即：工艺的波动，以及制造操作期间发生的轻微缺陷。结果，BIST(内建自测)已经被用来作为能够保证实际操作的测试方法。

例如，配备有存储器和路径并且具有自测功能的LSI，其上包含存储器BIST电路。如图6所示，当LSI由于自测功能进行筛选检查时，存储器BIST电路为定义为直到存储器的关键路径执行定时分析(STA：静态定时分析)(步骤S11)。接下来，该存储器BIST电路产生测试模式(步骤S13)。随后，该存储器BIST电路进行所述关键路径的延迟故障测试，当LSI在正常操作下操作时，信号通过所述关键路径传输(步骤S15)。最后，存储器BIST电路进行存储器的故障测试(步骤S17)。应当理解，在存储器的故障测试中，所述存储器BIST电路检测延迟故障、退化(degeneration)故障、开路故障、桥故障等。

专利公布1：JP-A-2000-99557。

如前所述，在由LSI执行的筛选检查中，至少执行两种故障测试，即，由LSI执行对关键路径的延迟故障测试以及对存储器的故障测试。由于每次执行故障测试时产生测试模式，因此在相关的筛选检查中，至少产生两种测试模式。结果，必须需要产生该两种测试模式的步骤和时间。此外，用于在其中存储测试模式的模式存储器，必须需要能够在其中存储至少两种测试模式的存储容量。然而，当考虑筛选检查的效率时，期望测试步骤的总数更小，优选地总测试时间更短，此外还期望模式存储器的存储容量更低。

发明内容

本发明的目的是提供一种半导体器件，其能够以更高效率进行筛选检查。

本发明要提供一种半导体器件，其以具有自测功能的该半导体器件为特征，包括：故障检测电路，其用于通过使用测试模式，检测逻辑电路的故障；关键路径，其定义为直到逻辑电路；测试路径，其定义为从故障检测电路直到逻辑电路；延迟电路，其在测试路径上提供，为其设定与关键路径的延迟值相等的延迟值；以及选择/输出电路，其用于选择经由关键路径输入的信号、以及经由测试路径输入的另一个信号中的任意一个，并输出选择的信号；其中，该选择/输出电路当半导体器件在正常操作下操作时，输出经由关键路径输入的信号，而当半导体器件在自测操作下操作时，输出经由测试路径和延迟电路输入的信号。

在上述半导体器件中，关键路径的延迟值通过定时分析获得。

在上述半导体器件中，为延迟电路设定的延迟值是可变的。

在上述半导体器件中，延迟电路包括用于在其中存储设定的延迟值的存储单元。

在上述半导体器件中，半导体器件还包括：输出端子，用于切换从选择/输出单元输出的各信号的电流电平(current level)。

在上述半导体器件中，逻辑电路是存储器。

在上述半导体器件中，逻辑电路在半导体器件的内部提供。

在上述半导体器件中，由故障检测电路检测的逻辑电路的故障包含延迟故障。

根据涉及本发明的半导体器件，筛选检查可以以更高效率执行。

附图说明

图1是用于示出根据本发明的第一实施例方式的半导体器件的结构的方框图。

图2是用于描述当执行第一实施例方式的半导体器件的筛选检查时的各操作的流程图。

图3是用于表示应用于外部提供的存储器的半导体器件的排列的方框图。

图4是用于示出根据本发明的第二实施例方式的半导体器件的结构的方框图。

图5是用于示出根据本发明的第三实施例方式的半导体器件的结构的方框图。

图6是用于描述当执行传统的半导体器件的筛选检查时的各操作的流程图。

具体实施方式

现在将参照附图描述本发明的实施例方式。

(第一实施例方式)

图1是用于表示根据本发明的第一实施例方式的半导体器件100的结构的方框图。如图1中所示，第一实施例方式的半导体器件100是LSI(大规模集成电路)，其配备有存储器101、正常操作路径103、存储器BIST(内建自测)电路105、测试操作路径107、延迟电路109、以及选择器111。所述LSI具有用于自测试存储器101的功能。