[发明专利]非易失性半导体存储器件

权利要求书

1.一种非易失性半导体存储器件包括：

多个存储单元晶体管；

源极偏置控制电路，可被操作为在写操作过程中改变共同地连接到所述各存储单元晶体管的源极线的电位；以及

漏极偏置控制电路，可被操作为在所述写操作过程中，根据所述源极线的电位，改变所述各存储单元晶体管的漏极电位。

2.根据权利要求1的非易失性半导体存储器件，其中当所述源极线的电位上升时，所述漏极偏置控制电路将所述漏极的电位设为较高电平。

3.根据权利要求1的非易失性半导体存储器件，其中所述源极偏置控制电路将所述源极线的电位设为正电平。

4.根据权利要求1的任意一项的非易失性半导体存储器件，还包括参考电位产生电路，用于产生可变的第一参考电位和第二参考电位，其中所述第一和第二参考电位互相具有相关性，所述源极偏置控制电路根据所述第一参考电位设置所述源极线的电位，以及所述漏极偏置控制电路根据所述第二参考电位设置所述漏极的电位。

5.根据权利要求4的非易失性半导体存储器件，其中所述第一和第二参考电位彼此相等。

6.根据权利要求4的非易失性半导体存储器件，其中所述参考电位产生电路根据给定的写模式改变所述第一和第二参考电位。

7.根据权利要求4的任意一项的非易失性半导体存储器件，其中所述漏极偏置控制电路包括：

节点，向该节点施加适于写数据的电位；

在所述节点和所述多个存储单元的各漏极之间插入的MOS晶体管；以及

用于将所述第二参考电位施加到所述MOS晶体管的栅极的栅电位控制电路。

8.根据权利要求1的任意一项的非易失性半导体存储器件，其中所述源极线被连接到所述漏极偏置控制电路，以及所述漏极偏置控制电路根据所述源极线的电位设置所述漏极的电位。

9.根据权利要求8的非易失性半导体存储器件，其中所述源极偏置控制电路根据给定的写模式改变所述源极线的电位。

10.根据权利要求8的非易失性半导体存储器件，其中所述漏极偏置控制电路包括：

节点，向该节点施加适于写数据的电位；

在所述节点和所述多个存储单元的各漏极之间插入的MOS晶体管；以及

用于将所述源极线的电位施加到所述MOS晶体管的栅极的栅电位控制电路。

11.一种将数据写入多个存储单元晶体管中的方法，包括：

通过施加第一电位到所述存储晶体管的第一存储晶体管的源极，在所述存储单元晶体管的所述第一存储晶体管的漏极和源极之间提供写电压；以及

通过施加第二电位到所述存储晶体管的第二存储晶体管的源极，在所述存储单元晶体管的所述第二存储晶体管的漏极和源极之间提供所述写电压，所述第一电位不同于第二电位。

12.一种半导体存储器件，包括：

存储单元阵列，包括公共线和共同地连接到所述公共线的多个存储单元；以及

数据写电路，响应于写模式，在所述存储单元上执行数据写操作，在所述写模式中，所述数据写电路可被操作为向所述公共线提供可变电位。

13.根据权利要求12的非易失性半导体存储器件，其中至少一个所述存储单元具有截止-漏电流。

14.根据权利要求12的非易失性半导体存储器件，其中所述存储器单元的阈值电压是耗尽电平。

15.根据权利要求12的非易失性半导体存储器件，其中所述存储单元的至少一个是未被选择的单元。

16.根据权利要求12的非易失性半导体存储器件，其中所述数据写电路具有漏极偏置控制电路和源极偏置控制电路。

17.根据权利要求12的非易失性半导体存储器件，其中所述数据写电路保证了漏-源电压，以防止在所述写模式中所选择的单元产生故障。