[发明专利]静电放电保护器件

说明书

技术领域

本发明涉及静电放电保护器件。具体来说，本发明涉及一种静电放电保护器件，用于通过静电放电保护元件对由于施加到半导体器件外部端子的静电荷而流动的电流进行放电。

现有技术

如果静电荷被施加到半导体器件的端子，则由于该静电荷而导致的异常电流(以下称为″浪涌电流″)流过电路。如果产生了浪涌电流，则存在内部电路被击穿的危险。由静电电荷产生的击穿以下称为″静电击穿″。

为了防止静电击穿，通常的半导体器件包括静电放电保护器件(或装置)。日本未审专利申请公开No.2003-203985公开了一种静电放电保护装置的例子。

图25示出了日本未审专利申请公开No.2003-203985中公开的静电放电保护装置100的电路图。如图25所示，现有技术的静电放电保护装置100包括PNP晶体管101、NPN晶体管102、连接二极管的NMOS晶体管104、输入/输出端子(I/O端子)，电源端子(VDD端子)，以及接地端子(GND端子)。I/O端子是半导体器件的输入/输出端子。端子与内部电路相连接。PNP晶体管101具有通过电阻器Rpw与GND端子相连的集电极，与I/O端子相连的发射极、以及通过电阻器Rnw与VDD端子相连的基极。NPN晶体管102具有与PNP晶体管101的基极相连的集电极，与GND端子相连的发射极、以及与PNP晶体管的集电极相连的基极。

NMOS晶体管104具有与GND端子相连的源极，与VDD端子相连的漏极，以及与源极相连的栅极。即，在现有技术的静电放电保护装置中，PNP晶体管101和NPN晶体管102构成了闸流管。

对静电放电保护装置100如何保护内部电路使其免于被击穿进行说明。静电电荷被施加到I/O端子。假设VDD端子的电位电平被用作基准，如果施加了正静电电荷(施加了VDD+)，则PNP晶体管101的寄生二极管正向偏置，随后浪涌电流流入该VDD端子。

如果基于GND端子的电位电平(施加了GND+)施加了正静电电荷，则连接二极管的NMOS晶体管发生了击穿，且闸流管导通。结果，浪涌电流流入GND端子。

静电放电保护装置100保护内部电路，使其免于由于上述路径的浪涌电流的释放而被击穿。

然而，在现有技术的静电放电保护装置100中，如果施加了负静电电荷，则很难保护电路。此外，如果在晶体管的PN结处的击穿路径被用作浪涌电流的路径时，则存在不能流动足够的电流以及半导体器件被击穿的担忧。

发明内容

根据本发明的第一方面，包括第一电源端子、第二电源端子以及输入/输出端子的用于半导体器件的静电放电保护电路，包括：使浪涌电流从输入/输出端子流到第二电源端子的闸流管；以及双极性晶体管，其使浪涌电流从第一电源端子流到输入/输出端子。

根据本发明第二方面的静电放电保护电路，包括：第一双极性晶体管，其包括与第一电源端子相连的一个端子，与输入/输出端子相连的另一端子，和与第二电源端子相连的控制端子；以及闸流管，其包括与输入/输出端子相连的一个端子，与第二电源端子相连的另一端子，以及与第一电源端子相连的控制端子。

根据本发明，如果施加了静电电荷，则可以对较大的浪涌电流进行放电。

附图说明

参考附图，根据以下某些优选实施例的说明，本发明的上述及其他目的、特征以及优点将变得更加明显，其中：

图1示出了根据本发明第一实施例的静电放电保护电路的电路图；

图2示出了当在第一实施例的静电放电保护电路中的GND+状态下施加静电电荷时的元件的电流-电压特性曲线图；

图3示出了当在第一实施例的静电放电保护电路中的GND-状态下施加静电电荷时的元件的电流-电压特性曲线图；

图4示出了当在第一实施例的静电放电保护电路中的VDD+状态下施加静电电荷时的元件的电流-电压特性曲线图；

图5示出了当在第一实施例的静电放电保护电路中的VDD-状态下施加静电电荷时的元件的电流-电压特性曲线图；

图6示出了第一实施例的静电放电保护电路的剖面图；

图7示出了第一实施例的静电放电保护电路的布局；

图8示出了其上形成有金属线的图7的静电放电保护电路的布局；

图9示出了其上形成有金属线的图8的静电放电保护电路的布局；

图10示出了第一实施例的静电放电保护电路的剖面图，其已经完成直到第一步骤；

图11示出了第一实施例的静电放电保护电路的剖面图，其已经完成直到第二步骤；