[发明专利]PLL振荡电路

说明书

技术领域

本发明涉及PLL(锁相环，Phase Locked Loop)振荡电路，特别是，涉及防止VCO(压控振荡器)输出的相位噪声特性和杂散特性恶化的PLL振荡电路。

背景技术

参照图10说明现有的基于数字控制的PLL振荡电路。图10是现有的数字控制的PLL振荡电路的结构方框图。

现有的数字控制的PLL振荡电路如图10所示，具备VCO1、分频器2、基准振荡电路3、A/D(模拟/数字)变换器4、相位比较器5、数字滤波器6、D/A(数字/模拟)变换器7、模拟滤波器8。

VCO1是把来自模拟滤波器8的输入作为控制电压，振荡所希望的频率Fout的压控振荡器。

分频器2把由VCO1生成的振荡频率Fout分频成1/N，输出到A/D变换器4。

基准振荡电路3振荡基准信号(基准时钟)Fref。

A/D变换器4根据从基准振荡电路3提供的基准时钟，把来自分频器2的模拟信号变换成数字信号。

相位比较器5把由A/D变换器4进行了数字变换后的频率与来自基准振荡频率3的基准信号的相位进行比较，输出相位差信号。

数字滤波器6把来自相位比较器5的相位差信号进行滤波。

D/A变换器7根据从基准振荡电路3提供的基准时钟，把来自数字滤波器6的数字信号变换成模拟信号。

模拟滤波器8把来自D/A变换器7的模拟信号平滑后，作为控制电压输出到VCO1。

另外，作为与PLL电路有关的以往技术，有特开2004-253945号公报(参照专利文献1)。该以往技术是使用基于晶体振子的带通滤波器(XBPF)，从PLL电路稳定地抽取频率变动少的时钟的信号相位同步装置。

然而，该以往技术以模拟控制的PLL电路为前提，成为使输入到相位比较器的再生信号通过XBPF的结构。

【专利文献1】特开2004-253945号公报

发明内容

在PLL振荡电路中，在A/D变换器4、相位比较器5、D/A变换器7的每一个中都使用基准信号Fref，由于该基准信号Fref对PLL性能产生很大的影响，因此希望其处于没有噪声、跳动、无用波的稳定状态。

而如果在基准信号中包括噪声、跳动、无用波，则存在将在VCO1的输出Fout中产生相位噪声特性和杂散特性恶化这样的问题点。

特别是，A/D变换器4是生成用于进行相位比较的数字信号的电路，其易于受到基准信号Fref的影响，对PLL振荡电路整体产生的影响很大。

本发明是鉴于上述实际情况而完成的，目的在于提供能够防止VCO输出的相位噪声特性和杂散特性恶化的PLL振荡电路。

为解决上述现有例的问题点的本发明是一种数字控制的PLL振荡电路，其特征在于，具备：压控振荡器；把来自该压控振荡器的输出分频的分频器；振荡基准信号的基准振荡电路；根据基准振荡信号，把来自上述分频器的输出从模拟变换成数字的A/D变换器；对来自该A/D变换器的输出与基准信号进行相位比较的相位比较器；把来自该相位比较器的输出滤波的数字滤波器；根据基准信号，把来自该数字滤波器的输出从数字变换成模拟的D/A变换器；把该D/A变换器的输出平滑后，输出为压控振荡器的控制信号的模拟滤波器，其中，在上述基准振荡电路与上述A/D变换器之间设置第1窄带晶体滤波器，使从上述基准振荡电路供给到上述A/D变换器的基准信号通过上述第1窄带晶体滤波器。

本发明在上述PLL振荡电路中，特征是在第1窄带晶体滤波器与A/D变换器之间设置第1放大器，使来自上述第1窄带晶体滤波器的信号由上述第1放大器放大。

本发明在上述PLL振荡电路中，特征是在基准振荡电路与相位比较器之间设置第2窄带晶体滤波器，使从上述基准振荡电路供给到上述相位比较器的基准信号通过上述第2窄带晶体滤波器。

本发明在上述PLL振荡电路中，特征是在第2窄带晶体滤波器与相位比较器之间设置第2放大器，使来自上述第2窄带晶体滤波器的信号由上述第2放大器放大。

本发明在上述PLL振荡电路中，特征是在基准振荡电路与D/A变换器之间设置第3窄带晶体滤波，使从上述基准振荡电路供给到上述D/A变换器的基准信号通过上述第3窄带晶体滤波器。

本发明在上述PLL振荡电路中，特征是在第3窄带晶体滤波器与D/A变换器之间设置第3放大器，使来自上述第3窄带晶体滤波器的信号由上述第3放大器放大。