[发明专利]支持动态字节长度的存储器存取装置

说明书

技术领域

本发明是关于一种支持动态字节长度的存储器存取装置，特别是在支持动态调整字节长度的编码/解码系统的并行式存储器储存与读取功能。

背景技术

在现行的集成电路(Integrated Circuits，IC)设计中，多会使用并行式存储器作为储存器，例如，静态随机储存存储器(Static RAM，SRAM)、动态随机存取存储器(Dynamic RAM，DRAM)、随机存取存储器(Random Access Memory，RAM)、只读存储器(Read-Only Memory，ROM)、可程序只读存储器(Programmable ROM，PROM)、电子抹除式只读存储器(Electrically Erasable Programmable Read-OnlyMemory，EEPROM)及闪存(Flash Memory)…等等。在使用一般的固定字节长度的编码与解码方式时，为了定址(addressing)方便，多会把并行式存储器的数据总线(data bus)宽度，设定与编码与解码系统的字节长度呈现倍数关系。

例如，在5比特(5-bit)的适应性差异脉波码调变(Adaptive Differential Pulse CodeModulation，ADPCM)系统中，多会把数据总线的宽度设定为5个比特、10个比特、15个比特或者20个比特。

但是，此存储器的数据总线的宽度会面临到与其它模组的兼容性问题，因为，在编解码系统中，其它模组元件须与储存压缩资料的存储器共享单一的存储器模组。例如，一个8比特的中央处理器(centerprocess unit，CPU)，便难以与5比特的编码系统兼容。所以，一般内含8比特中央处理器的集成电路，通常选择4比特或8比特的编码系统，此会将编码系统的表现受到极大的限制。当使用5比特的编码系统，就只能使用10比特的数据总线宽度，中央处理器的每条指令会浪费两个比特，或者直接使用两个不同数据总线宽度的存储器模组，此会使硬件成本大大的增加。

同样的，存储器的数据总线的宽度会面临到与其它编码系统的兼容性问题。即当资料线宽度是根据某依固定字节长度的编码系统(例如，对数型脉波码调变(Logarithmic Pulse Code Modulation，Log PCM)系统、适应性脉波码调变(Adaptive Pulse CodeModulation，APCM)系统)的字节长度订定时，若希望同时兼容另一个或多个固定字节长度的编码系统，以应付不同的压缩质量需要时，数据总线的宽度将难以选择。

例如，在5比特的适应性差异脉波码调变系统所能选择的数据总线宽度只有5比特、10比特、15比特…等5的倍数，当如果需要兼容一个4比特的适应性差异脉波码调变系统，那数据总线宽度必须为5与4的最低公倍数(least common multiple，LCM)的整倍数，即20比特、40比特、60比特等。而当如果更同时兼容一个3比特的系统，则其最小公倍数更只能选择60比特，如此存储器的数据总线的宽度限制与成本控制将会提高。

更甚者，若当编解码器/解码器为支持动态调整字节长度的算法，即编码器为节省频宽与压缩比，以不同的字节长度来编码输出；同样地，解码器则可依照编码器的动态字节长度编码方式，接收不同字节长度的编码资料，则固定总线宽度的并行式存储器，则很难支持此类支持动态调整字节长度的编码器与解码器。

发明内容

本发明提供一种支持动态字节长度的存储器存取装置，特别是支持动态调整字节长度的编码/解码系统的并行式存储器储存与读取功能。

本发明的存储器存取装置，是一种新的并行式存储器的存取方式，为并串并(parallel to serial toparallel，PSP)的存取方式，可由并行式方式储存与读取存储器，避免编/解码系统的兼容性问题与其它元件的兼容性问题，强化资料定址(addressing)功能。