[发明专利]小型可扩充式多处理器系统之同步时序架构

说明书

技术领域

本发明系有关于一种计算系统之时序架构，尤指一种用于一小型可扩充式多处理器系统之同步时序架构，以实现穿越不同开机领域的对称多处理。

背景技术

一般而言，每一独立的计算系统具有一专用时序架构。对一具有复数个主板之刀锋式或丛集式系统而言，每一主板系皆以一独立的计算系统运作并具有自己的系统时序。通常一独立计算系统可考虑作为一开机领域，因为它包含用以初始化或启动系统之特定专用的硬件/软件/韧体。若一可开机领域包含多处理器执行对称多处理(SMP)，开机领域为一独立的对称多处理领域。

图1表示一小型可扩充式系统的典型实施例，其具有二独立对称多处理领域A、B如同二独立计算系统运作。二领域A、B系相同而无内连接在二处理器群组CPU A0、A1、A2、A3及CPU B0、B1、B2、B3之间。基本上，时序源A6、B6系时序产生器，每一个输出一基础时序给锁相回路(phase-locked loop，PLL)A5/B5。PLL A5、B5将依据基础时序产生N倍(复数倍)快速时序。每一时序缓冲器A4、B4系一缓冲器以产生一些重制副本(duplicated copies)用于二处理器群组CPU A0、A1、A2、A3及CPU B0、B1、B2、B3。

此系统中二对称多处理领域A、B系完全独立而没有穿越两领域A、B的同步时序，系统结构经设计固定。为达成弹性SMP，系统将需要特定手段以同步系统时序或分享时序分布。换言之，领域不仅将需要本身时序以分别开机，而且需要一同步时序以整体开机，此为先前技术所未提供。

发明内容

有鉴于此，本发明提供一种小型可扩充式多处理器系统之同步时序架构，在不同的对称多处理领域上达成SMP的弹性架构。

在本发明之一具体实施例，时序架构应用于多处理系统主要包含：时序源、SPLL、时序缓冲器，位于每一多处理器系统之对称多处理领域上。时序源产生一基础时序并且传送至每一对称多处理领域。SPLL由每一对称多处理领域接收基础时序，并且根据一选择讯号选择一基础时序，最后产生复数倍快速时序。时序缓冲器提供复数倍快速时序之重制副本至位于同一对称多处理领域之复数个处理器。一或多个基础时序在同一对称多处理领域经由本身时序路径传送至SPLL，如同在另一对称多处理领域透过分布时序路径传送至另一SPLL。为了提供相似电气特性及平衡偏斜(skew)或传递延迟(propagation delay)，本身时序路径及分布时序路径具有相等长度。

在本发明之一具体实施例，每一本身时序路径及分布时序路径包含起始段位于SMP起始领域、内连接段位于内连接板上，及末段位于终点的SMP领域。来自同一时序源之本身时序路径及分布时序路径在起始段、内连接段及末段可具有相等长度。在特定情形，多处理器系统中所有本身时序路径及分布时序路径在起始段、内连接段及末段具有相等长度。

在本发明之一具体实施例，选择信号由位于每一对称多处理领域或内连接板上之胶合逻辑(glue logic)所产生。胶合逻辑根据定义多处理器系统之SMP组态的组态信号而产生选择信号。内连接板可经由二或多个相同的连接头而连接二或多个对称多处理领域。每一分布时序路径及本身时序路径通过二个连接器或同一连接器两次。

在本发明之一具体实施例，时序架构更包含多工器位于一或多个对称多处理领域上以传送基础时序通过分布时序路径及本身时序路径。

本发明更进一步之应用范围将变的明显的从以下详细之描述。然而，当举出本发明较佳之具体实施例时，藉由图解之方式详细描述及具体例子应容易被了解，在技艺中从这详细之发明各种修饰与变更在本发明之本意及范围内将变成显而易知的技术。

附图说明

图1系习知多处理器系统之示意方块图，显示在二个不同开机领域的二独立时序架构。

图2系根据本发明之一实施例的多处理器系统之示意方块图。

图3系图2之时序路径的示意图。

图4系根据本发明另一实施例的多处理器系统之示意方块图。

图5系图4之时序路径之示意图。

具体实施方式

请参考图2，多处理器系统100主要包含二SMP(对称多处理)领域110、120及内连接板130。