[发明专利]时钟转换电路

说明书

技术领域

本发明涉及对两种时钟信号进行转换的时钟转换电路。

背景技术

图2是下述专利文献1中记载的现有技术的时钟控制装置的结构图。该时钟控制装置目的在于：在短时间内，不产生冒险地(hazard)以提供给时钟选择端子13的非同步的时钟转换信号对提供给时钟输入端子11、12的两个时钟信号0、1进行转换。

该时钟控制装置具有：对所输入的两个时钟0、1进行转换的选择器(SEL)14；控制该选择器14的选择器控制电路15；使时钟转换信号延迟并向选择器控制电路15传送的延迟电路16；信号保持电路17，根据时钟转换信号保持由选择器14所选择的时钟；对从信号保持电路17与选择器14所输出的信号进行转换的选择器18；控制选择器18的选择器控制电路19；使时钟转换信号延迟并向选择器控制电路19传送的延迟电路20；生成与从选择器14所输入的时钟同步的信号并向选择器控制电路19传送的计数器21；除去选择器18的输出信号所附带的噪声并向输出端子23输出的噪声除去电路22。

在该时钟控制装置中，例如，若在时钟0由“1”转换为“0”之前将时钟转换信号由“1”转换为“0”，则在选择器18转换的瞬间选择器14的输出变为“0”，存在由延迟电路16所导致的延迟宽度程度的冒险。但是，由于此时的冒险时间极短，因而可由噪声除去电路22除去。之后，选择器转换信号通过延迟电路16输入到选择器控制电路15中，选择器14的输出由时钟0转换为时钟1。此时，由于选择器18选择信号保持电路17的输出，因而仍为“1”。

若选择器14的输出由时钟0转换为时钟1，则计数器21在多个时钟后生成与时钟1同步的信号。对计数器21所输出的同步信号进行接收，选择器控制电路19将选择器18的输入从信号保持电路17的输出转换为作为选择器14的输出的时钟1。此时，由于输入到选择器18中的选择器转换信号与时钟1同步，因此，转换时不产生冒险。

专利文献1 特开平11-242529号公报

但是，对于所述时钟控制装置来说，利用延迟电路16、20使选择器转换信号延迟，基于此，对两个时钟0、1进行转换，所以，需要考虑与时钟0和时钟1的各频率的关系来设定延迟量。因此，产生如下课题：为了决定延迟量，需要复杂的操作，而且，在时钟0、1的频率发生变化的情况下，必须改变延迟量。

发明内容

本发明目的在于提供一种可与转换目标的时钟信号的频率无关地不发生冒险地进行转换的时钟转换电路。

本发明的时钟转换电路的特征在于，具有：选择部，根据选择信号选择第一时钟信号，并且，在不输出第二许可信号时输出第一控制信号，根据该选择信号选择第二时钟信号，并且，在不输出第一许可信号时输出第二控制信号；第一稳定化部，级联连接多级与所述第一时钟信号同步地保持所述第一控制信号的触发器(以下称作“FF”)，输出所述第一许可信号；第二稳定化部，级联连接多级与所述第二时钟信号同步地保持所述第二控制信号的FF，输出所述第二许可信号；第一门化单元部，在供给所述第一许可信号时锁存所述第一时钟信号并进行输出；第二门化单元部，在供给所述第二许可信号时锁存所述第二时钟信号并进行输出；输出部，将从所述第一以及第二门化单元部所输出的所述第一或第二时钟信号作为输出时钟信号进行输出。

在本发明中，具有：选择部，根据选择信号选择第一时钟信号，并且，在不输出第二许可信号时输出第一控制信号，选择第二时钟信号，并且，在不输出第一许可信号时输出第二控制信号；第一稳定化部，级联连接多级与第一时钟信号同步地保持第一控制信号的FF，输出第一许可信号；第二稳定化部，级联连接多级与第二时钟信号同步地保持第二控制信号的FF，输出第二许可信号。由此，根据选择信号由第一时钟信号转换为第二时钟信号或由第二时钟信号转换为第一时钟信号时，产生任意一个时钟信号都不允许输出的期间。并且，输出许可信号时，由门化单元部锁存所许可的时钟信号并进行输出，所以，具有可与转换目标的时钟信号的频率无关地不产生冒险地进行转换效果。

对于本发明的如上所述内容以及其他的目的和新的特征来说，若参照附图阅读以下优选的实施例的说明可进一步清楚。但是，附图专门是用于进行说明的，并不限定本发明的范围。

附图说明

图1是表示本发明的实施例的时钟转换电路的结构图。

图2是现有技术的时钟控制装置的结构图。

图3是表示图1的工作的信号波形图。

图4是表示图1的时钟转换电路的应用例的结构图。

具体实施方式

实施例1

图1是表示本发明的实施例的时钟转换电路的结构图。