[发明专利]可编程视频处理单元及视频数据处理方法有效

专利信息
申请号: 200710111955.4 申请日: 2007-06-18
公开(公告)号: CN101083763A 公开(公告)日: 2007-12-05
发明(设计)人: 扎伊尔德·荷圣;徐建明;约翰·柏拉勒斯 申请(专利权)人: 威盛电子股份有限公司
主分类号: H04N7/24 分类号: H04N7/24;H04N7/26
代理公司: 北京林达刘知识产权代理事务所 代理人: 刘新宇
地址: 中国台*** 国省代码: 中国台湾;71
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摘要:
搜索关键词: 可编程 视频 处理 单元 数据处理 方法
【说明书】:

技术领域

发明是关于处理视频以及图形数据,更特定言之,本发明是关于提供一种具有可编程核心的视频处理单元。 

背景技术

随着计算机技术的不断发展,对计算设备的需求亦随之提升。更特定言之,许多计算机应用程序及/或数据流需要对视频数据进行处理,随着视频数据变得愈加复杂,对视频数据的处理要求亦随之增加。 

目前,许多计算架构提供用于处理包括视频以及图形数据的中央处理单元(CPU),虽然CPU可提供用于一些视频以及图形的适当处理能力,但CPU亦需处理其他数据。因此,在处理复杂视频以及图形中对CPU的需求可能会不利地影响整个系统的效能。 

另外,许多计算架构包括用于处理数据的一个或多个执行单元(EU)。更特定言之,在至少一架构中EU可用以处理多个不同类型的数据。如同CPU般,对EU的需求衍生自处理复杂视频以及图形数据可能会不利地影响整个计算系统的效能。另外,由EU处理复杂视频以及图形数据可能增加功率消耗以致超过可接受的临限值。此外,数据的不同协议或规格更会限制EU处理视频以及图形数据的能力。另外,目前许多计算架构提供32位命令,该情况可能降低效率,因而影响处理速度。此外,单一组件中利用多个操作亦是另一需求。 

因此,工业领域中存在解决上述缺陷以及不足迄今仍未解决的需求。 

发明内容

本发明包括用于处理视频数据的实施例。本发明的一实施例包括一种用以处理至少两种格式的视频数据的可编程视频处理单元,包含:命令流处理器,用以发送指令;多个执行单元,用以接收所述命令流处理器发送的指令,并判断该指令是否为视频指令,然后将该视频指令发送至纹理地址产生器;该纹理地址产生器,用以将该视频指令发送至纹理快取存储器控制器;该纹理快取存储器控制器,用以快取用于纹理滤波单元的数据;该纹理滤波单元,用以接收自所述纹理快取存储器控制器发送的视频指令并根据该视频指令滤波该视频数据;以及视频处理器,用以依据从该纹理快取存储器控制器接收的该视频指令处理经所述纹理滤波单元滤波的视频数据,并将处理后的视频数据发送至后封装器,该后封装器自该纹理滤波单元收集像砖,若像砖是部分完整的,则封装多个像砖且使用被发送至管线的特定识别符号将像砖回传至所述执行单元。其中,所述执行单元通过发送所述视频指令至所述纹理滤波单元与所述视频处理器,输出视频译码数据;所述命令流处理器能够控制所述执行单元并行执行,以完成视频译码。 

本发明亦包括用于处理视频数据的方法的实施例。该视频数据处理方法包括:执行单元自一命令流处理器接收一指令,并判断接收的指令是否为视频指令,然后将该视频指令发送至纹理地址产生器;该纹理地址产生器将该视频指令发送至纹理快取存储器控制器;该纹理快取存储器控制器快取用于纹理滤波单元的选自至少两种格式之一的视频数据;该纹理滤波单元接收自所述纹理快取存储器控制器发送的视频指令并根据该视频指令滤波该视频数据;以及视频处理单元根据从该纹理快取存储器控制器接收的该视频指令处理经所述纹理滤波单元滤波 的视频数据,并将处理后的视频数据发送至后封装器,该后封装器自该纹理滤波单元收集像砖,若像砖是部分完整的,则封装多个像砖且使用被发送至管线的特定识别符号将像砖回传至所述执行单元。其中,该视频指令包含一识别栏位用以指示该视频数据的格式,所述执行单元通过发送所述视频指令至所述纹理滤波单元与所述视频处理器,输出视频译码数据;所述命令流处理器能够控制多个所述执行单元并行执行,以完成视频译码。 

本发明揭露的其他系统、方法、特征以及优点在检视了以下图式以及详细描述之后对于本领域技术人员将是明显的或变得明显。预期将所有此等额外系统、方法、特征以及优点包括于此描述内容内及本揭露内容的范畴内。 

本发明所提供的可编程视频处理单元及视频数据处理方法,可提高视频数据的处理速度。 

附图说明

图1为用于处理视频数据的计算架构的实施例。 

图2为类似于图1的架构的引入了视频处理单元(VPU)的计算架构的实施例。 

图3为诸如在图2的计算架构中用于处理视频以及图形数据的过程的流程图实施例。 

图4A为在计算装置(诸如具有图2的计算架构的计算装置) 中的数据流的功能流程图实施例。 

图4B为图4A的功能流程图的延续。 

图4C为图4A以及图4B的功能流程图的延续。 

图5A为诸如在图2的计算架构中可用于提供动态压缩(MC)及/或离散余弦转换(DCT)操作的组件实施例的功能方块图。 

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