[发明专利]减少集成电路泄漏电流的方法和设备

说明书

技术领域

本发明总地涉及集成电路领域。更具体地，本发明涉及用于减小集成电路中的装置、包括存储装置(memory device)的功耗的方法、设备和系统。

背景技术

设计人员通常通过增加工作频率和电路中的部件例如晶体管的数量来提高集成电路的性能。要保持电路的尺寸是可控的，设计人员已经减小或按比例缩小了电路部件的尺寸，以便更多数量的装置可以容纳在更小的单元面积内。当今常见的是，先进的计算机系统芯片包含数百万甚至数十亿个晶体管。但是这种增加的密度已经带来了多种问题。一个问题就是热量。由于单独的电子部件、例如晶体管，各自在工作时都会产生微小的热量，那么新的电路中这种装置的数量增加自然地就导致热量的增加。另一问题是功耗。同样，由于每个电子电路部件工作时消耗少量的功率，那么电路中这种电路部件的数量增加通常就要消耗更大量的功率。

如上述的，设计人员已经通过利用越来越深的亚微米技术(例如90nm和65nm技术)持续地缩小电路来提高性能。他们还通过增加时钟速度改善性能。他们已经通过减小电路元件的物理沟道的长度、减小各元件的电源电压和减小晶体管的阈值电压来减小延迟时间。但是，减小阈值电压和减小晶体管的沟道长度导致了更高的亚阈值(sub-threshold)泄漏电流。因此，亚阈值泄漏功率、增加的功耗和增加的热扩散很快成为了集成电路设计人员的挑战。此外，随着便携式电子系统使用的增加，减小功耗已经成为极为重要的设计考量。功率的耗散减少了电池的寿命、降低了系统性能、降低了系统可靠性并增加了系统封装成本。

在各种类型的集成电路中，已经为静态随机存取存储器(SRAM)电路完成了许多体系结构和电路级别的研究。某些人已经通过使用功率门控(power-gating)技术减小了SRAM电路的泄漏电流。该方法中，电路设计人员在地和SRAM单元之间放置一个门控地(gated-ground)n型金属氧化物半导体(n-MOS)来关断高速缓存的待机动作及减小泄漏电流。此方法产生了浮动虚拟地节点的问题，并使得电路更易于受噪声影响，这会降低存储在存储单元中的数据的稳定性。

其他用于减小高速缓存待机操作的泄漏电流的近来的技术称为动态Vt SRAM和数据保持门控地高速缓存(DRG-高速缓存)。动态Vt SRAM通过整体偏置(body biasing)来增加阈值。但是此技术由于采用双井(twin well)工艺而相对地成本很高。另外，Vt SRAM存在可靠性问题。DRG-高速缓存方案也存在问题。为以待机模式保持高速缓存的数据，DRG-高速缓存要求恰当尺寸的门控地晶体管，并要求一个敏感的阈值电压水平。DRG-高速缓存方法在高速缓存处于待机模式时还有一个缺点。当处于待机模式时，DRG-高速缓存技术切断门控地n-MOS，有可能破坏写入SRAM单元中的数据。此外，DRG-高速缓存技术要求较大的解码器来为驱动额外的电阻-电容(RC)性负载(用于门控地n-MOS)提供足够的功率。

设计人员近来提出另一技术来减小泄漏电流，称为N-受控SRAM(NC-SRAM)。此方法使用两个额外的电源来产生一个在低和高压之间切换的交流虚拟地(alternating virtual ground)。根据此技术的电路能够在高速缓存处于待机模式时存储数据，而不明显地影响读-写访问的时间。然而，此技术看来需要附加的电源硬件，并且在电源和地之间引入了泄漏电流，以及电网中的功率回路。

因此需要替代的方法、电路设备和技术来减小泄漏电流，而不使电路更容易受噪声影响，不过分地增加制造成本，并且不需要大量的附加电路硬件。

发明内容

上述的问题在很大程度上由虚拟功率轨道(virtual power rail)来解决以减小集成电路中的功耗和泄漏电流，该集成电路包括处理器集成电路。一个实施例包括一种用来减小集成电路中的泄漏电流的方法。该方法包括在耦合到两个电压电位装置(voltage potential device)的两个节点产生两个电压，还包括从该两个电压向集成电路供电。在某些实施例中，电压电位装置包括工作在接近截止状态的p型和n型晶体管，以控制两个节点的电压。另一替代实施例包括SRAM电路作为负载，其中节点的两个电压产生虚拟功率轨道。