[发明专利]三维多端口存储器及其控制方法

说明书

技术领域

本发明涉及一种三维多端口存储器及其控制方法，属半导体集成电路设计制造技术领域。

背景技术

在一枚芯片上集成多个微处理器是当今和未来集成电路的发展方向。2007年美国INTEL公司和AMD公司都宣布生产出来了四个微处理器的系统芯片。随着处理器数量的增多，芯片面积越来越大，全局连线越来越长，使得在深亚微米半导体工艺中，半导体器件间的连线延迟和门电路的延迟相比已经不可忽略。

多处理器系统芯片的出现，使得数据计算功能已经表现的很好，但是多处理器间的数据通信成为关键问题之一。片上总线结构在处理器数量增多时，多主争用总线，产生拥塞；数据的延迟，使逻辑功能紊乱；片上网络互连结构，由于结构复杂，占用芯片面积较多，成本上升。

因此，需要一种新的结构组织、新的控制方法以适应多微处理器系统芯片数据通讯的需要。存储器具有数据存储、缓冲、交换的功能，是一种重要的处理器间的数据传输组织。它的访问方法出现了多端口读写方法，先进先出读写方法，直接访问读写方法等。与其相关的技术背景技术简述如下：

日本松下电器公司的发明人池田雄一郎公开了(公开公告号：CN1741191)一种多端口存储器，本多端口存储器具有存储保持电路、多个写电路和读电路以及读/写能力调整电路。

韩国三星电子株式会社的发明人金润哲公开了(公开(公告)号：CN101030439)一种向端口提供不同频率的多端口存储器件。所述多端口存储器件，包括：存储核芯、时钟产生器和多个端口。所述多端口存储器件能够在不增加用于接收时钟信号的管脚的数目的情况下产生用于端口的各种频率。

日本、韩国的专利是二维平面存储器设计方法。在大容量存储器芯片的情况下，芯片面积很大，一旦有一个门电路故障，全片报废。因而，提高生产的良品率很困难。

深亚微米集成电路工艺需要减少连线延迟，复杂超大规模集成电路需要缩小芯片面积，因而需要三维集成电路解决这些问题。

美国惠普开发有限公司的发明人P·J·弗里克，A·L·范布洛克林，；D·E·安德逊公开了(公告号：CN1774807)一种存储器。是在具有平面表面的衬底上制作的存储器阵列。该存储器阵列包括组织成与平面表面平行的一个以上平面的多个第一选择线；多个第二选择线在垂直于衬底的平面表面设置的柱中形成；多个存储单元分别耦合到多个第一以及多个第二选择线。该存储器也没有解决根本问题。

发明内容

为克服现有技术的缺陷，本发明提供一种三维多端口存储器及其控制方法。

一种三维多端口存储器，包括存储器芯核，其特征在于它是由多层含有存储记忆体和读写控制逻辑电路的半导体晶圆堆叠而成，每一层晶圆上包括多个读写从端口和一个直接访问主端口以及存储记忆体阵列，读写从端口可由其它微处理器和主设备控制的电路模块，通过这些模块访问所在晶圆层的存储记忆体阵列；直接访问主端口可以自己主动访问所在晶圆层和其它晶圆层上的存储记忆体阵列中的数据，而无须借助其它设备。

所述的存储器芯核是多端口读写的标准存储单元三维阵列；多层晶圆堆叠时，访问端口数目，存储器芯核的容量与晶圆层数同时成正比例线性增加。

所述的读写从端口是由地址总线、数据总线、读写控制总线、读写时钟、状态控制逻辑模块组成；在二维平面上读写从端口的地址线、数据线宽度是可变化的，在对称设计时宽度是相等的，在不对称设计时，可以是不等宽度的；二维平面上的多个读写从端口可以接收外部设备的数据写入存储记忆体内，也可以读出存储记忆体的数据输出到外部设备。

所述的直接访问主端口，是在三维Z方向上存在的；是由地址总线、数据总线、读写控制总线、系统时钟、路由决策模块组成；它们是在Z方向的电气连接，同时担当晶圆堆叠时的物理连线；是在Z方向的数据传输通道，使数据在晶圆层间流动；可以接收来自其它晶圆层间的数据，并写入自己所在的晶圆层存储记忆体内，也可以读出自己所在的晶圆层存储记忆体内的数据，并输出到其它晶圆层的主访问端口上。

所述的读写时钟和系统时钟的时钟信号在对称设计时频率是相同的，在不对称设计时频率是不同的；从端口时钟信号由外部设备提供，主端口时钟由三维多端口存储器系统提供。

本发明三维多端口存储器的控制方法：通过状态机实现多个外部设备读写存储器的控制；利用路由决策模块实现在三维存储器层间数据传输控制；在不同层间的端口提供了多个外部设备同时并发访问三维存储器的读写控制方法。