[发明专利]一种低压/高α值的ZnO压敏元件及其制造方法

说明书

(一)技术领域

本发明涉及一种低压/高α值的ZnO压敏元件及其制造方法，属电子陶瓷材料及器件领域。

(二)背景技术

随着通讯技术的发展，低压压敏元件的需求日益增加。为解决低压/高α值的压敏元件，人们从材料配方和元件结构方面做了大量工作。日本采用特殊配方将电压梯度降到11.6V，α＝15.4[JP2004-63693A]；多层结构的ZnO压敏电阻0805的梯度电压为5.5V，α＝15-20，0402的梯度电压为50V，α＝18-20，(SIDV，Data Book 2004 EPCOS)。电压更低，α更高的小型压敏元件SrTiO3和TiO2基的压敏元件正在研制中。

ZnO压敏电阻，制造工艺简单，成本低，如将ZnO压敏元件的梯度电压降低，α值提高，体积缩小，具有潜在应用前景。然而，由于ZnO压敏元件的梯度电压与α值是相互依赖的，即耐压越高，α值越大，反之亦然。因为予击穿区中流过元件的电阻的电流为热离子发射电流

I＝Ioe^{(ФB-βE1/2)/KT}式中ФB为晶界势垒高度，E为热电子发射能量，B为发射系数玻尔滋蔓常数。势垒越低，电阻越低，漏电流越大。根据ZnO压敏电阻的特性

I＝KV^u

R＝1/K·V^(α-1)

则有α＝1+log(KR)/logV。

所以在相同电压下电阻越低，α值越小。片式ZnO压敏电阻是利用多层结构减薄厚度的方法来实现低电压的。然，多层结构存在内电极渗透致使α值下降，端电极延生导致元件一致性变差以及材料多孔引响芯片的机械强度和稳定性等问题。

(三)发明内容

本发明为了弥补现有技术的不足，提供了一种低压/高α值的ZnO压敏元件及其制造方法，克服了单片和多层结构ZnO压敏元件的弱点，确保在极低电压下仍有较大的α系数。

本发明是通过如下技术方案实现的：

一种低压/高α值的ZnO压敏元件，其特殊之处在于：是通过如下方式制成的：用ZnO掺入bi、Ti、Mn、CO、Ni、Zr、W、Al的氧化物至少3种制成导电膜片；用Zn--bi-Sb系或Zn--bi--Sn系掺入Co、Mn、Ni、W、Si、Al的氧化物至少4种制成高α值的非线性指数面性压敏膜片，将两种膜片叠合成复合膜片，经压制减薄后，在950℃-1100℃，2.5-3.0小时保温烧成具有低压/高α值的压敏膜片；膜片两面焙银并切成元件要求的尺寸，附上引线包封成元件；元件性能：VlmA/mm＝O.8-3.0V，α＝40-60，Ir＝O.5-1.OuA。

本发明的低压/高α值的ZnO压敏元件的制造方法，其特殊之处在于：包括如下步骤：

(1)导电膜片的制备：低阻导电膜片以ZnO为基加入bi、Ti、Mn、CO、Ni、Zr、W、Al的氧化物选出至少3种氧化物，混合研磨制成0.5-1.0uA的粉料，并在粉料加入浓度10％的聚乙烯溶液40％，配成浆料，扎膜成所要求的厚度的膜片；

(2)ZnO压敏膜片的制备：ZnO压敏膜片以ZnO-Bi₂O₃-Sb₂O₃或ZnO-Bi₂O₃-Sn，加入Co、Mn、Ni、Si、W、Zr、Al的氧化物选出至少4种氧化物，研磨混合，制成粒度为0.5-1.0uA的粉料；在粉料中加入浓度为10％的聚乙烯熔液40％制成粉料，扎膜成所需要的膜片；

(3)将两层导电膜片中间夹一层压敏膜片叠成复合膜片，然后用油压方法将其减薄到需要的厚度；

(4)复合膜片的烧结采用准热平衡方法，升温速度为0.5-1.5℃/min，升温至950℃-1100℃，恒温时间2.5-3.0小时，采用随炉降温冷却，烧成的复合膜片两面焙银，最后切成元件要求的尺寸，并按常规的方法做成带引线的小型压敏元件或表面安装型压敏元件。