[发明专利]多线程处理器及其多线程处理方法

权利要求书

1.一种并行处理多个线程的处理器，其特征在于，该处理器包括为多个线程提供独立指令和数据存放的构架性存储，以及包括取指单元、指令发射单元、执行引擎及分支预测逻辑单元，其中，取指单元包括程序计数器、取指逻辑单元、PC控制器；

所述取指单元中的程序计数器用于产生指明线程下一组指令地址的程序计数值；所述取指逻辑单元对该程序计数值进行处理并将处理后的程序计数值发送出去，以便取出相应指令供所述指令发射单元接收；

所述指令发射单元对其接收到的多个线程指令进行冲突检查，再将该冲突检查的指令发送至所述执行引擎；

所述执行引擎为多个线程共享，其用于对来自所述指令发射单元的指令加以执行；

所述分支预测逻辑单元在发现分支指令情况下，预测该分支的目标地址，如果预测正确，则将确认信号发送至所述PC控制器中的多路选择器选择预测的目标地址，并将该预测到的目标地址发送至所述程序计数器中进行更新，如果预测错误则选择备份的程序计数值。

2.如权利要求1所述的处理器，其特征在于所述处理器包括指令缓冲单元，它包含多个指令缓冲区，每个指令缓冲区存放来自指令高速缓冲存储器的所述多个线程中一个线程的指令。

3.如权利要求1所述的处理器，其特征在于所述多路选择器交替选择多个线程的程序计数值。

4.如权利要求1所述的处理器，其特征在于所述架构性存储包括多个通用寄存器组，每个通用寄存器组存放与所述多个线程中一个线程的指令有关的数据。

5.如权利要求1所述的处理器，其特征在于所述架构性存储包括多个指令高速缓冲存储部分或单元，每个指令高速缓冲存储部分或单元存储所述多个线程中一个线程的指令。

6.如权利要求1所述的处理器，其特征在于所述执行引擎包括存取单元，算术逻辑/存取单元，算术逻辑单元，乘法累加单元和固定功能单元中的一部分或全部。

7.如权利要求1所述的处理器，其特征在于所述处理器包括线程控制器，根据运行线程信号控制与之相关的线程指令的提取。

8.如权利要求1所述的处理器，其特征在于所述处理器包括程序计数控制器，控制程序计数器的计数。

9.如权利要求1所述的处理器，其特征在于所述指令发射单元包括多个线程冲突检查单元，分别产生多个线程的指令的冲突检查结果；线程选择器，根据多个线程的指令的冲突检查结果，产生发射选择信号；发射多路选择器，根据发射选择信号，选择指令送往执行引擎。

10.如权利要求9所述的处理器，其特征在于所述线程选择器包括一个线程类型优先级逻辑电路，赋予不同线程不同的优先级。

11.如权利要求1所述的处理器，其特征在于指令发射单元以超标量模式发射指令。

12.如权利要求1所述的处理器，其特征在于所述多个线程来自不同应用程序。

13.如权利要求1所述的处理器，其特征在于所述多个线程来自同一应用程序的不同独立部分。

14.一种处理器并行处理多个线程的方法，其特征在于，该处理器包括为多个线程提供独立指令和数据存放的构架性存储；且该方法包括：

取指单元从该多个线程中读取指令；指令发射单元对从取指单元接收的指令进行冲突检查，并从通过冲突检查的指令中选择指令，再将该选择到的指令发射至执行引擎，以便执行引擎对该指令加以执行；

当发现分支指令时，分支预测逻辑单元预测分支的目标地址，并将其发送至程序计数值多路选择器；如果预测正确，则确认信号指示所述程序计数值多路选择器选择预测的目标地址，并将所述预测目标地址发送至程序计数器加以更新；如果预测错误，则选择备份的程序计数值。

15.如权利要求14所述的方法，其特征在于所述处理器包括指令高速缓存，分别存储多个线程的指令；所述方法包括交替利用与多个线程有关的程序计数值，从指令高速缓存中提取指令的步骤。

16.如权利要求14所述的方法，其特征在于所述发射的步骤包括基于线程优先级从所述多个线程的指令选择指令的步骤。