[发明专利]三维集成电路的实现方法

说明书

技术领域

本发明涉及半导体制造技术及三维集成技术领域，特别涉及一种三维集成电路的实现方法。

背景技术

传统集成电路的发展基本遵循着摩尔Moore定律，集成度以每18个月翻一番的速度在不断发展。特征尺寸的不断降低、集成度的不断提高，不仅使传统集成电路的特征尺寸逐渐逼近物理极限，而且使集成电路在设计、制造和成本等方面都遇到了难以逾越的发展瓶颈。

CMOS(Complementary Metal-Oxide Semiconductor，互补金属氧化物半导体)器件的不断缩小使集成度不断提高，目前每平方厘米的芯片面积上能够集成超过10亿个晶体管，而金属互连线的总长度更是达到几十公里。这不但使得布线变得异常复杂，更重要的是金属互连的延迟、功耗、噪声等都随着特征尺寸的降低而不断增加，特别是全局互连的RC延迟，严重影响了集成电路的性能。另外，动态功耗与电路的负载电容值成正比，研究表明，主流高性能微处理器的动态功耗中，有超过一半都是由互连线引起的。目前解决互连延迟的方法是在全局互连线上增加一系列缓冲器，但这种方法的作用有限，并且由于大量缓冲器的加入，电路的功耗大幅度增加，即利用功耗换取速度。铜互连及低K介质的使用使串连电阻和寄生电容有所降低，使工艺由130nm发展到90nm并且总体性能有所提高，而引入超低K介质也只能维持工艺发展到65nm节点。因此，金属互连已经取代晶体管成为决定集成电路性能的主要因素，集成电路的发展极限不是摩尔定律的失效，互连、成本和复杂度正在成为限制未来集成电路发展的真正瓶颈。

对集成电路要求的不断提高催生了芯片系统(SOC，System on a Chip)技术，希望在单个芯片上处理模拟、数字和RF信号，甚至在单芯片上实现系统的全部功能，如数字、模拟、射频，光电以及MEMS等。SOC发展中最大的困难是不同工艺的兼容问题，例如实现SOC可能需要用到标准CMOS、SiGe RF、BiCMOS、Bipolar、高频GaAs，以及MEMS等工艺。这些制造工艺和衬底材料都不同，几乎不可能将其集成制造在一个芯片上。即使衬底材料相同的模块，在制造中也要充分考虑各种电路模块的制造可行性。这一方面不能对各个电路模块进行充分的优化，另一方面为了在一个平面上实现多个模块，需要增加掩模版数量，安排工艺顺序时相互限制，势必增加电路制造的成本、限制性能的提高。因此，现有技术仍旧是多个功能模块分立的芯片，而SOC的各种优点由于制造的限制仍旧停留在设想的阶段。

三维互连是在平面电路基础上，利用第三维来实现单个芯片内多层器件的集成，即把一个大的平面电路分为若干逻辑上相关联的功能模块分布在多个相邻的芯片层上，然后通过穿透衬底的三维垂直互连将多层芯片集成。三维互连能够实现不同功能、不同工艺的多芯片的垂直集成，大幅度降低全局互连的长度，从而大幅度降低互连延迟、提高集成电路速度、减小芯片的功耗。三维互连可以集成多层不同工艺或不同衬底材料的集成电路，为异质芯片的SOC提供了良好的解决方案。三维互连都是物理互连，能够解决多芯片异质集成、高带宽通信和互连造成的延迟和噪声等问题，这些特点使其成为解决平面集成电路所面临的瓶颈问题的最可行手段。

为实现三维集成电路，必须首先实现穿透电路圆片衬底的三维互连线，这种三维互连是三维集成技术的核心。目前实现三维互连的技术主要有两类，一类是基于通孔的实现方式，即在填充这类垂直互连线之前首先获得穿通半导体层的孔，另一类是基于盲孔的实现方式，即填充单面开口的孔，而后通过减薄等操作获得穿透半导体层的互连线。对于填充的导电材料，目前主要有掺杂的多晶硅、金属钨以及铜，尽管前两种材料有很好的耐温性能，但由于铜的电阻率非常小，且是目前高端集成电路中所用互连线材料，铜逐渐成为填充该类垂直互连的最重要材料。由于铜的自身特点，其填充方法一般采取电镀的方式。

基于通孔的实现方法中，孔的填充可以进行双面操作，即在单面电镀封死通孔开口后利用自底向上电镀的方式实现铜的填充。这种方法填充通孔容易，但是为了保证电路圆片的可操作性，单层电路圆片的厚度往往超过200微米。这样就很难实现很紧凑的三维集成，并且由于单层太厚，为实现有效的互连线制作，即使在深宽比高达20，互连线的横向尺寸也在10微米以上，限制了互连线密度的提高。