[发明专利]一种实现差错检查与纠正功能的装置

权利要求书

1.一种实现差错检查与纠正功能的装置，其特征在于，包括：单板上的内存控制器、双列直插式内存模组DIMM和设置在单板上的差错检查与纠正ECC执行单元，其中，

内存控制器，用于在将数据写入DIMM时，通过写入指令将与写入DIMM的数据对应的ECC校验码输出至ECC执行单元，在从DIMM中读取数据时，通过读取指令从ECC执行单元中获取与读取的数据对应的ECC校验码；

ECC执行单元，用于根据写入指令保存ECC校验码，并根据读取指令向内存控制器输出ECC校验码。

2.根据权利要求1所述的装置，其特征在于，所述DIMM和所述ECC执行单元一一对应；

所述内存控制器，在对任意一个DIMM执行所述写入数据和读取数据时，将所述写入指令、读取指令和ECC校验码输出至该任意一个DIMM对应的ECC执行单元。

3.根据权利要求1所述的装置，其特征在于，所述ECC执行单元包括：与所述DIMM中的每个物理Rank分别对应的ECC执行单元；

所述内存控制器，根据写入数据和读取数据时涉及的所述DIMM的物理Rank，将所述写入指令、读取指令和ECC校验码输出至该物理Rank对应的ECC执行单元。

4.根据权利要求1所述的装置，其特征在于，所述ECC执行单元为：一个8比特位宽的动态随机访问存储器DRAM，或者两个4比特位宽的DRAM。

5.根据权利要求4所述的装置，其特征在于，所述DRAM的逻辑Bank的个数等于所述DIMM的逻辑Bank的个数；

和/或，所述DRAM的速度级不低于所述DIMM的速度级；

和/或，当所述DRAM的工作频率等于所述DIMM的工作频率时，所述DRAM的CAS信号输出延迟CL的最大值不大于所述DIMM的CL最大值；

和/或，当为一个8比特位宽的DRAM时，该DRAM的存储容量等于一个物理Rank容量的1/8；当为两个4比特位宽的DRAM时，每个DRAM的存储容量等于一个物理Rank容量的1/16。

6.根据权利要求3所述的装置，其特征在于，所述内存控制器通过控制信号线和地址命令信号线，向所述ECC执行单元输出所述写入指令和所述读取指令。

7.根据权利要求6所述的装置，其特征在于，从所述内存控制器引出的所述控制信号线连接到DIMM连接器的一个引脚，所述DIMM的一个物理Rank通过该引脚连接控制信号线，并且，所述控制信号线从该引脚的过孔引出，引出的一路连接到与所述引脚连接的物理Rank对应的ECC执行单元，引出的另一路连接信号终端匹配电阻，且该信号终端匹配电阻连接到电源。

8.根据权利要求6所述的装置，其特征在于，从所述内存控制器引出的所述地址命令信号线连接到DIMM连接器的一个引脚，所述DIMM的所有物理Rank均通过该引脚连接地址命令信号线，并且，所述地址命令信号线从该引脚的过孔引出，引出的一路连接到与所述DIMM中所有物理Rank对应的所有ECC执行单元，引出的另一路连接到上拉电阻。

9.根据权利要求3所述的装置，其特征在于，该装置进一步包括：零延时时钟缓冲buffer器件；

所述内存控制器将时钟信号CK输出至零延时时钟buffer器件，零延时时钟buffer器件驱动出与所述内存控制器输出的时钟信号零延时的多路时钟信号CK，所述DIMM中的每个物理Rank分别接收驱动出的一路时钟信号CK，且与所述DIMM中所有物理Rank对应的所有ECC执行单元接收驱动出的单独一路时钟信号CK。

10.根据权利要求1或9所述的装置，其特征在于，当所述DIMM中包括两个物理Rank，且所有ECC执行单元从所述内存控制器或零延时时钟buffer器件接收单独一路时钟信号CK时，

该两个物理Rank对应的两个ECC执行单元所接收的时钟信号同时输出到位于该两个ECC执行单元之间的匹配电阻。

11.根据权利要求3所述的装置，其特征在于，所述内存控制器和所述ECC执行单元通过ECC数据信号线CB执行所述ECC校验码的交互。