[发明专利]数字下变频器

说明书

技术领域

本发明是关于一种数字下变频器。

背景技术

中频数字接收机要求能够实现带宽为100MHz到200MHz、中频为375MHz、采样率为500MSPS的四相移位键控(Quadrature Phase-ShiftKeying，即QPSK)信号的实时解调。这种情况下已经无法使用带通采样定理，目前还没有一种现场可编程门阵列(Field-Programmable Gate Array，即FPGA)芯片能够工作在500MHz以上，如果采用传统的数字下变频再解调的方式，在布局布线以后工作频率只有不到200MHz。因此必须采用并行算法将运算量分解才可能实时处理。出于成本考虑，验证时采用Xilinx公司的低成本FPGA，在速度和规模上受到了更多的限制。

一般数字接收机都是把信号降低到比较低的中频再进行采样与解调，当中频频率比较高且信号带宽也比较宽(或者有多载波的情况)时，要求具有较高的处理速度。比如有一个信号频谱范围(f_L，f_H)，带宽B＝f_H-f_L，为了防止采样出现混叠，一般有：2fHN≤fs≤2fLN-1,]]>其中N为不超过fHfH-fL]]>的最大整数，即N=INT[fHfH-fL]·]]>

现有的数字下变频结构如图1所示，而且，由于一级数字下变频器在有些应用环境是不够的，因此还需要多级级连，该多级级连的数字下变频结构如图2所示。由图2可以看出，系统中运算速率要求最高的地方是第一级混频和滤波部分。把第一级混频滤波的结构提取出来，即得到图3，数字下变频结构的改进主要是针对这个部分进行的，图3中，表示向下抽取4倍，表示延迟i个时钟，表示混频器，表示加法器，x[n]是输入序列，y[n]是输出序列，D是抽取比例，H[z]是滤波器的反Z变换表达式，Ω₀是混频器的数字角频率，后面的相同符号含义相同。

如果中频带宽有100MHz到200MHz时(或者载波中含有多信道占用了100MHz到200MHz带宽)，由奈奎斯特采样定理可知，模拟-数字转换器(Analog Digital Converter，即ADC)的采样频率至少要有200MHz到400MHz，低端FPGA、甚至专用集成电路(Application Specific IntergratedCircuits)实时处理这些信号都很困难。  现在所有数字下变频(Digital DownConverter，即DDC)芯片也无法满足以上要求的速度。

为了提高运算速度，有人提出了多相滤波结构的滤波器，其可以将运算量分解，并且功能上与传统滤波器等效。于是数字下变频系统就变成了图4中的结构。图4中，表示向下抽取4倍，表示延迟i个时钟，表示混频器，表示加法器。