[发明专利]静电放电防护设计方法及其相关电路

说明书

技术领域

本发明涉及一种电路布局方法与相关电路，尤其涉及一种能依据现有两相邻输入/输出电路单元之间及/或一输入/输出电路单元与一角落单元之间的空间来置入静电放电防护电路单元的静电放电防护设计方法与相关电路。

背景技术

随着互补型金属氧化物半导体(Complementary Metal-OxideSemiconductor，CMOS)工艺技术发展至深次微米、奈米阶段，集成电路效能也因此不断的提升，因此如今已有许多集成电路以CMOS导入量产。更先进的工艺技术，即集成电路中组件尺寸缩小、更薄栅极氧化层(Gate-Oxide)、更浅漏极/源极(Drain/Source)深度以及金属硅化物(Silicide)等，能有效提高密集度与改善组件特性。然而这些先进工艺技术，却严重降低集成电路对静电放电(Electro-static discharge，ESD)的耐受度，使得静电放电更容易成为量产集成电路中的成品率瓶颈所在。

请参考图1，图1为已知芯片100的电路布局示意图。芯片100包含多个输入/输出电路单元(I/O cell)110，用来接收输入信号或是送出输出信号；分别位于两相邻输入/输出电路单元110间的多个绕线区域120(虚线所标示的区域)；以及多个角落单元(corner cell)130。一般而言，每一输入/输出电路单元110在芯片100上会连接至一连接垫(pad)，而多个绕线区域120的用途主要是作为每一输入/输出电路单元110的电源绕线/接地绕线之间的连接，亦即已知绕线区域120仅用来设置电源绕线及/或接地绕线以建立所要的电气连接路径。

多个输入/输出电路单元110能使芯片100得以和外界其它电路/芯片连接，以实现出系统层级的整体功能，然而，当芯片100在进行封装、测试、运输、加工、安装时，这些输入/输出电路单元110也很容易与外界的静电源接触，将静电所引发的不当电力传导至芯片100内部，因而导致芯片内部电路的损毁；这也就是所谓的静电放电(ESD，Electro-Static Discharge)事件。因此，一般在输入/输出电路单元110中都会有一静电放电防护电路(未显示)，该静电放电防护电路可在两输入/输出电路单元110间导通一个低阻抗的电流路径，使得每当有静电荷发生在其中一输入/输出电路单元110时，静电放电产生的电流能优先从此电流路径流出，而不会流入至芯片100的其它内部电路；这样一来，就能保护芯片100中的其它内部电路不受静电放电影响。等效来说，当静电放电事件发生时，静电放电防护电路就是将输入/输出电路单元110短路而导引静电放电所引发的电流，以便旁通(bypass)静电放电的电流，使其不会流入至芯片100中的其它内部电路。不过，当芯片100在正常运作时，静电放电电路就要中止其在两输入/输出电路单元110间建立的电流路径，以免妨碍芯片100的正常功能。

一般而言，在电路设计上常常增加许多静电放电防护电路以提升静电放电防护的效果，然而，增加静电放电防护电路同时也会占用较大的布局面积，也造成芯片生产成本增加，因此，如何选用适合的静电放电防护电路以及适当的布局，是一个电路布局设计上的重要课题。

发明内容

因此本发明的目的在于提供一种能依据既有输入/输出电路单元布局之间的空间来置入静电放电防护电路单元的静电放电防护设计方法与相关电路。

依据本发明的实施例，其披露一种静电放电防护设计方法。该方法包含有：将一第一输入/输出电路单元与一第二输入/输出电路单元布局于一芯片的一侧边，其中该第一、第二输入/输出电路单元之间具有一绕线区域位于该侧边；提供一静电放电防护电路单元；以及布局该静电放电防护电路单元至该绕线区域中。

依据本发明的实施例，其还披露一种具有静电放电防护功能的芯片。该芯片包含有：一第一输入/输出电路单元，位于该芯片的一侧边；一第二输入/输出电路单元，位于该芯片的该侧边，其中该第一、第二输入/输出电路单元之间具有一绕线区域位于该侧边；以及一静电放电防护电路单元，位于该绕线区域中。

依据本发明的实施例，其还披露一种静电放电防护设计方法。该方法包含有：将一输入/输出电路单元与一角落单元布局于一芯片的一侧边，其中该输入/输出电路单元与该角落单元之间具有一绕线区域位于该侧边；提供一静电放电防护电路单元；以及布局该静电放电防护电路单元至该绕线区域中。