[发明专利]实现测试时钟控制结构(“TCCS”)的器件的基于扫描测试

说明书

技术领域

本发明一般涉及电子器件的测试，尤其涉及使用包括一个或多个测试时钟控制结构的架构来实现基于扫描测试的方法和计算机可读介质。 

背景技术

电子器件制造商使用纳米级半导体制造工艺来制造几何尺寸减小的集成电路，由此在每单位面积上设置更多的晶体管和互连资源。但是制造几何尺寸越来越小的器件也增加了发生导体相关故障以及电阻类缺陷的机率。导体相关故障通常由降低金属互连质量的加工偏差所引起，从而导致例如不一致的接触电阻。电阻性缺陷使得受影响电路节点上的信号转变更缓慢地上升和下降。但是因为常规固定型和参数泄漏电流(例如IDDQ测试)测试方法无法有效地检测这些类型的故障，所以电子器件制造商通常依靠延迟测试方法来筛选出这些故障模式。然而，结构延迟测试显然比诸如固定型测试的常规测试方法昂贵得多。例如，用于实现延迟测试的数据量显著大于用于常规固定型测试的数据量。在一些情况中，延迟测试需要比固定型测试多五倍的数据。此外，固定型测试检测诸如“固定”在逻辑值为1或0的电路节点的静态故障。相比之下，延迟测试检测导致信号上升或下降比可接受的更慢的动态故障。通常，延迟测试需要使转变信号通过其中该测试筛选延迟相关故障的电路来传播。并且因为延迟测试需要在确定时序限制内发射和捕获转变信号，所以延迟测试矢量显然比固定型测试矢量更难生成测试时钟并与其同步。 

图1是示出通常用来实现用于在待测试电路(“CUT”)102中检测动态相关故障的常规延迟测试的扫描链的一部分100的示图。常规扫描链通常包括触发器108和多路复用器106。扫描使能(“SE”)信号104控制多路复用器106用于与电路102交换刺激和结果信号、或者用于将扫描数据移入或移出触发器108。通常，扫描使能104是通过扇出装置从单个源传播的全局信号，类似于测试时钟(“CLK”)120。扫描输入端(“SI”)110接收来自诸如自动测试设备(“ATE”)的外部源的扫描数据，而扫描输出端(“SO”)112移出由刺激信号所生成的结果。为了使用扫描链部分100协调延迟测试，测试时钟发生器通常生成测试时钟(“CLK”)120，以驱动扫描数 据通过扫描链。多路复用器130选通慢时钟140或快时钟150。具体地，扫描链部分100使用慢时钟140来驱动扫描数据通过扫描链，并使用快时钟150来对电路102执行实速功能测试。虽然ATE可用作测试时钟发生器，但是诸如芯片上锁相环(“PLL”)电路的芯片上功能时钟电路可以较低成本提供高速测试信号。然而常规测试时钟发生电路是复杂且高成本的，特别是当待测试器件(“DUT”)包含诸如20到100个时钟域或者更多的许多时钟域时。 

图2示出了因在常规扫描链结构中使用单个扫描使能(“SE”)信号来执行常规实速延迟测试而产生的时序不确定度。通常用来检测动态故障的实速延迟测试的一个示例是“上次移位启动”测试。在该技术中，为第一测试图移位到扫描链中的最后扫描数据位在再一次移位之后变成第二测试图的输入。时序图200示出了执行常规上次移位启动测试的图1的测试时钟120和扫描使能信号104。具体地，第一测试图在扫描模式期间使用慢时钟140移位到扫描链中，并且上次扫描数据位移位到扫描链中作为启动沿210。为了执行实速延迟测试，扫描使能104改变状态，并且将快时钟150施加到扫描链，以捕获功能测试结果。使用单个使能信号104来实现实速延迟测试的缺点是必须在限定的时间距离内检测捕获沿220，从而施加了实速时序限制202。因此，在实速时序限制202期间，扫描使能104必须从一个状态转换到下一个状态以便充分检测捕获沿220。但是随着实速时序限制202越来越窄以适应更小几何尺寸上的延迟测试，变得难以期望扫描使能104充分地转换状态。