[发明专利]改善ESD防护器件均匀导通的方法

说明书

技术领域

本发明涉及一种静电放电防护电路，特别涉及一种改善ESD防护器件均匀导通的方法。

背景技术

随着半导体工艺制程的日益先进，静电放电(ElectroStatic Discharge)问题受到越来越多设计者的重视。在电路设计中，可以用来做ESD防护器件的有：电阻、二极管、三极管、金氧半场效应晶体管及硅控整流器等等。在种类繁多的ESD防护器件中，Gated_MOSFET由于其易于设计且防护能力较佳，应用最为广泛。

特别地，在骤回崩溃机制下，N型金氧半晶体管(以下简称NMOS)是为一种有效的静电放电防护装置。当静电放电发生时，骤回崩溃机制会致使NMOS传导一个大的静电放电电流(ESD current)于其漏极与源极之间。为了承受足够高的静电放电电流以达到集成电路对静电放电的防护规格，该NMOS器件经常具有较大尺寸，而大尺寸的NMOS组件在集成电路布局上，一般都是制成多指状结构。这些NMOS的所有多指状元件在静电放电条件下，由于各个寄生三极管的导通时间不同，经常只有其中少数指状元件的寄生三极管先导通来排放瞬间的静电放电电流，而其他指状元件的寄生三级管均未启动来协助排放ESD电流，因此该先导通的指状元件有可能会先被ESD电流烧毁，这就导致具有大尺寸的NMOS组件的ESD耐受力没有随着器件尺寸的增大而等比提高。因此，如何促使大尺寸的NMOS多指状元件能够均匀导通来共同排放ESD电流，成为ESD防护器件设计上的挑战。

形象地说，如图1为传统的NMOS静电放电防护器件的布局剖视图；如图2为图1器件的等效电路示意图。图1中以含六个指状元件的NMOS晶体管为例，该NMOS晶体管的漏极耦接到工作电位端(VDD)或集成电路的I/O端，，而其栅极与源极则连同衬底端一起耦接到公共接地电位端(VSS)，所有寄生三极管皆为并联连接。当作为ESD防护器件的Gated_NMOSFET漏端加大的正向偏压时，其主要是通过寄生三极管的导通进行ESD放电电流的排放的。然而，由于衬底P阱本身存在阻值，所以不同的寄生三级管基极之间存在一定的电阻，且通常其阻值相近，即图中R1、R2和R3所示。由于上述寄生电阻的存在使得各节点之间存在一定的电压差，导致在ESD防护过程中通常处于中间部分的指状元件会先导通，即本图1例中寄生三极管Q3，Q4。当有少量指状元件导通时，由于三极管本身的负阻效应会钳制NMOSFET漏极电压在一个相对较小的电压值，阻止其它指状元件继续导通，直至漏极电压重新达到寄生三极管的触发电压，如此重复直至所有指状元件全部导通，或者达到器件本身的二次击穿电流而损坏器件。一般情况下，在少数几个指状元件导通后就可使得电流达到器件二次击穿的电流值，那么在整个ESD事件中，大部分指状元件处于关闭状态，这样一来即使NMOSFET本身尺寸很大，但是其ESD防护耐受力并没有得到明显的改善，反而成为电路高集成度实现的负累，所以在选用Gated_NMOSFET作为ESD防护器件时，如何在增大器件尺寸的同时使得所有指状元件能够均匀导通非常关键。

发明内容

本发明的首要目的，在于提供一种ESD防护器件均匀导通功能特性的改善方法，以增加其ESD防护的耐受力。

本发明的另一个目的，还在于通过创新设计的高阻值装置的简单可调性，用以调控ESD防护器件的触发电压值，使其灵活应对于不同的电路设计。

为达成上述目的，本发明提出的一种改善方法为：

所述的MOS晶体管具有多个相互并联的指状元件，各指状元件分别关联于一个寄生三极管，且各寄生三极管的集电极(即MOS晶体管的漏极)通过共漏极线耦接于工作电位端或集成电路的I/O端，寄生三极管的发射极(即MOS晶体管的源极)与MOS晶体管的栅极、衬底共同连接于公共接地电位端。其特征在于：在所述的ESD防护器件中，MOS晶体管的衬底端还串联有一高阻值装置，进而将其与上述源极、栅极一起耦接到公共接地电位端。

进一步地，所述的ESD防护器件为N沟道场效应管、P沟道场效应管及具有近似版图布局方式与工作原理的PNP或NPN三极管。

更进一步地，所述的高阻值装置为一电阻，其阻值远大于各指状元件间关联的寄生电阻的阻值。

再进一步地，所述的高阻值装置为一二极管，且该二极管的阳极与公共接地电位端相耦接，阴极与该ESD防护器件的衬底端相耦接。

本发明提供的改善ESD防护器件均匀导通的方法，其有益效果为：