[发明专利]存储器访问装置

说明书

技术领域

本发明涉及存储器访问装置。

背景技术

在DSP(Digital Signal Processor)等处理电路中，为了高速进行数据处理，有时内置多个存储器。专利文献1中描述的DSP具有2个用于存储数据的存储器，为了能同时访问这2个存储器，设置2组地址总线和数据总线。而且，在这样的DSP中，把对乘法累加器(MAC：MultiplyAccumulator)输入的2个数据从2个存储器经由2个总线同时读出，从而实现运算处理的高速化。

[专利文献1]特开2006-190389号公报

发明内容

作为用于进一步把DSP的运算处理高速化的手法，考虑设置多个乘法累加器。可是，如上所述，即使在能同时读出2个数据的DSP中设置2个乘法累加器，能同时从存储器读出的数据是2个。因此，即使同时进行2个乘法累加器的计算，一方的乘法累加器的输入数据的读出只有在另一方的乘法累加器的输入数据的读出结束后进行，无法有效地把DSP的运算处理高速化。

本发明是鉴于所述课题而提出的，其目的在于，提供能实现高效的存储器访问的存储器访问装置。

为了实现所述的目的，本发明的存储器访问装置访问第一和第二存储器，包括：根据读出数据的数据尺寸和地址空间中的地址，输出对于所述第一和第二存储器的至少一方的读出地址的地址输出部；根据所述读出数据的所述数据尺寸和所述地址空间中的所述地址，对所述第一和第二存储器的至少一方输出读出请求的访问请求输出部；输出关于所述读出数据的所述数据尺寸的信息和关于所述地址的信息的数据信息输出部；按照从所述地址输出部输出的所述读出地址、从所述访问请求输出部输出的所述读出请求，从由所述第一和第二存储器的至少一方输出的数据，根据从所述数据信息输出部输出的关于所述数据尺寸的信息和关于所述地址的信息，生成读出数据，输出的读出数据输出部。

此外，在所述存储器访问装置中，在所述第一存储器中存储所述地址空间的偶数地址的N位宽度的数据，在所述第二存储器中存储所述地址空间的奇数地址的N位宽度的数据，所述地址输出部在所述读出数据的所述数据尺寸是N位时，把与所述地址空间的所述地址对应的所述读出地址对所述第一或第二存储器输出，在所述读出数据的所述数据尺寸是2N位时，把与所述地址空间的所述地址对应的所述读出地址对所述第一和第二存储器输出，所述读出数据输出部在所述读出数据的所述数据尺寸是N位时，把从所述第一或第二存储器输出的数据作为所述读出数据输出，在所述读出数据的所述数据尺寸是2N位，所述地址空间中的所述地址是偶数地址时，把从所述第一存储器输出的数据作为上级位，把从所述第二存储器输出的数据作为下级位，生成所述读出数据，输出，所述读出数据的所述数据尺寸是2N位，所述地址空间中的所述地址是奇数地址时，把从所述第二存储器输出的数据作为上级位，把从所述第一存储器输出的数据作为下级位，生成所述读出数据，输出。

此外，在所述存储器访问装置中，所述地址输出部根据写入数据的数据尺寸和地址空间中的地址，输出对于所述第一以及第二存储器的至少一方的写入地址；所述访问请求输出部根据所述写入数据的所述数据尺寸和所述地址空间中的所述地址，对所述第一以及第二存储器的至少一方输出写入请求；所述数据信息输出部输出关于所述写入数据的所述数据尺寸的信息和关于所述地址的信息；还具有：根据从所述数据信息输出部输出的关于所述数据尺寸的信息和关于所述地址的信息，对所述第一以及第二存储器的至少一方输出所述写入数据的写入数据输出部。