[发明专利]半导体器件及其制造方法

说明书

背景技术

随着半导体器件制造技术的发展和其应用领域的扩张，研究和开 发都在不断追求增加半导体器件的集成度。由于半导体器件已经高度 集成化，并已制造成微小尺寸，因此金属氧化物半导体场效应晶体管 (MOSFET)的栅电极和位线的特征尺寸(CD)也大大地减小。

如上所述，随着栅电极的CD减小，栅电极的表面电阻值增加。 为了减小栅电极的表面电阻值，已提出了一种方案，以提供具有包括 多晶硅和金属硅化物的多晶硅-金属硅化物(polycide)结构的栅电极。 然而，这种方案在减小栅电极的电阻方面存在限制。例如，随着栅电 极电阻的增加，MOSFET的字线或栅极驱动速度变慢，并且存储块/器 件或晶体管的性能降低。

发明内容

本发明的实施例提供了一种可以通过降低高集成半导体器件中的 栅电极的电阻值来提高驱动速度的半导体器件及其制造方法。

为了实现本发明的目的，提供了一种半导体器件，包括：半导体 衬底，其包括第一导电层、位于第一导电层上的第二导电层、位于第 二导电层上的第一高密度杂质区和位于第一导电杂质区上的第二高密 度导电杂质区；位于半导体衬底中的沟槽，相对于第二高密度杂质区， 其深度不大于第一导电层的深度；位于沟槽内壁上的栅极绝缘层；位 于栅极绝缘层上的多晶硅层；以及沟槽中的多晶硅层上的金属层，其 中该金属层填充沟槽。

为了进一步实现本发明的目的，提供了一种制造半导体器件的方 法，该方法包括：在半导体衬底中顺序形成第一导电层、第二导电层、 第一高密度杂质区和第二高密度导电杂质区；形成暴露第一导电层的 沟槽；在包括该沟槽的半导体衬底上顺序形成栅极绝缘层和多晶硅层， 和在多晶硅层上形成氮化物层，填充该沟槽；通过抛光暴露半导体衬 底中的第二高密度杂质区，和移除沟槽中的氮化物层；以及在包括沟 槽内部空间的衬底上淀积金属层，和移除沟槽外面的金属层，使得金 属层保留在沟槽中的多晶硅层上。

附图说明

图1是示出根据本发明示例性实施例的在形成沟槽之后的器件的 截面图；

图2是示出根据本发明示例性实施例的在形成多晶硅层之后的器 件的截面图；

图3是示出根据本发明示例性实施例的在形成氮化物层之后的器 件的截面图；

图4是示出根据本发明示例性实施例的在抛光绝缘层、多晶硅层 和氮化物层之后的器件的截面图；

图5是示出根据本发明示例性实施例的在形成阻挡金属层之后的 器件的截面图；

图6是示出根据本发明示例性实施例的在形成金属层之后的器件 的截面图；

图7是示出根据本发明示例性实施例的在部分形成金属层和阻挡 金属层之后的器件的截面图；以及

图8是示出根据本发明示例性实施例的在进行互连工艺之后的器 件的截面图。

具体实施方式

下面将参照附图描述根据各个实施例的半导体器件及其制造方 法。根据一个实施例的半导体器件为例如晶体管。

图1是示出根据本发明示例性实施例的在形成沟槽30之后的器件 的截面图；

参考图1，硅的N型外延层形成于N+衬底10上(一般通过外延 生长)，并掺杂硼(一般通过离子注入)，从而形成P型体扩散层14 和保留的N型外延层12。然后，硅的P+高密度杂质层形成于P型体扩 散层14之上(一般通过外延生长)，并且掺杂As或P(一般通过离子 注入)，从而形成N+源极区18和保留的P型外延层16。

接着，在如上述形成的半导体衬底100上形成光致抗蚀图案20之 后，为了暴露要在其中形成栅电极的部分，使用光致抗蚀图案20作为 掩膜来蚀刻半导体衬底100(一般通过反应离子蚀刻(RIE)工艺)。 以这样的方式，将沟槽30蚀刻到至少P型体扩散层14和N型外延层 12之间的界面的深度。尽管可以使用各种(掺杂的)硅蚀刻化学反应， 但由于层12-18主要包括晶化硅，可应用使用单蚀刻化学反应的定时蚀 刻(即，给定层12-18的已知的厚度和蚀刻速率，以及沟槽的目标深度， 蚀刻可在第一预设的蚀刻条件下执行预设的足以蚀刻该沟槽的时间) 来形成沟槽。在各个实施例中，沟槽的目标宽度大约为90nm到350nm、 110nm到250nm或其中的任意数值范围。

图2是示出根据本发明示例性实施例的在形成多晶硅层50之后的 器件的截面图。