[发明专利]使用低介电常数应力衬垫减小寄生电容的结构和方法

说明书

技术领域

本发明涉及一种半导体结构及其制作方法。更具体而言，本发明涉及一种互补金属氧化物半导体(CMOS)结构，其包括用于在器件沟道内引入机械应力的低介电常数(k)应力衬垫，同时显著地降低该器件的寄生电容。

背景技术

在过去三十多年的时间，硅金属氧化物半导体场效应晶体管(MOSFET)的连续微型化已经驱动了全世界的半导体行业。过去几十年已经预计到持续缩小尺寸的各种精彩表现，但是创新的历史使得Moore定律仍成立，尽管存在许多挑战。然而，目前越来越多的征兆表明金属氧化物半导体晶体管开始到达其传统尺寸缩小极限。

由于通过持续尺寸缩小越来越难以改善MOSFET及因此CMOS性能，改善性能而不尺寸缩小的方法变得关键。为此的一个方法为提高载流子(电子与/或空穴)迁移率。例如通过将恰当的应力/应变引入半导体晶格内，可以获得增大的载流子迁移率。

施加应力改变半导体基板的晶格尺寸。通过改变晶格尺寸，材料的电子能带结构也改变。这种改变只有在本征半导体中是微小的，导致电阻小幅变化，但是当半导体材料被掺杂即为n型且部分电离时，非常小的能带改变会导致杂质能级之间的能量差和带隙的大百分比改变。这导致载流子输运性能的改变，这种改变在特定情形下是非常剧烈的。施加物理应力(拉伸应力或压缩应力)可以进一步用于增强制作在半导体基板上的器件的性能。

沿器件沟道的压应变增大p型场效应晶体管(pFET)内的驱动电流，降低n型场效应晶体管(nFET)内的驱动电流。沿器件沟道的拉伸应变增大nFET内的驱动电流，降低pFET内的驱动电流。

应力可以通过若干方法引入到单晶取向的基板，这些方法例如包括在基板顶部上以及栅极区域周围形成应力衬垫。取决于FET的导电类型(即，p或n)，应力衬垫可以受拉伸应力(优选对于nFET)或压缩应力(优选对于pFET)。

当nFET和pFET集成到相同半导体基板上时，双应力衬垫技术通常被采用，其中受拉伸应力的第一应力衬垫形成于各个nFET周围，而受压缩应力的第二应力衬垫形成于各个pFET周围。在这些技术中，应力衬垫形成于彼此顶部上，无需蚀刻nFET的拉伸应力衬垫。

在现有技术中，Si₃N₄通常用做应力引入材料。Si₃N₄还可以用做阻挡层以阻挡离子金属从金属互连扩散到基板内。

尽管有着上述用途，Si₃N₄具有约为7.0的介电常数(k)。此外，沉积厚度约为100nm以上的Si₃N₄应力衬垫显著地增大相邻晶体管栅极以及接触和晶体管栅极之间的电容。

因此，需要一种具有低介电常数k(约小于4.0)的用于CMOS器件的新的改进的应力衬垫。使用这种低k应力衬垫将降低器件内的寄生电容，由此改善器件性能。

发明内容

本发明提供了一种替代CMOS器件内常规应力衬垫的低k应力衬垫。提供了一种压缩应力的低k应力衬垫，其可以改善pFET器件内的空穴迁移率。该压缩应力的低k材料的UV曝光导致低k应力衬垫的极性从压缩应力改变为拉伸应力。使用这种拉伸应力的低k应力衬垫改善nFET器件内的电子迁移率。

一般而言，本发明提供一种包括低k应力衬垫的半导体结构，包括：

半导体基板，其上具有至少一个场效应晶体管(FET)；以及

应力衬垫，位于部分所述半导体基板上并围绕所述至少一个FET，其中所述应力衬垫具有小于4.0的介电常数。

在本发明一个实施例中，该至少一个FET为nFET，且所述应力衬垫为介电常数小于4.0的拉伸应力衬垫。在本发明另一个实施例中，该至少一个FET为pFET，且所述应力衬垫为介电常数小于4.0的压缩应力衬垫。在又一个实施例中，该至少一个FET包括被隔离区域分离的pFET和nFET，其中所述pFET被压缩应力、低k应力衬垫包围，且所述nFET被拉伸应力、低k应力衬垫包围。在这种实施例中，压缩应力和拉伸应力衬垫包括单一材料，其中位于nFET顶部上的部分的所述应力衬垫经历UV处理。

在本发明一些实施例中，离子扩散阻挡层形成于该低k应力衬垫顶部上。在又一个实施例中，还可以形成包含至少一个金属接触的层间电介质。