[发明专利]半导体结构与半导体芯片

权利要求书

1.一种半导体结构，包括：

串状链，其与半导体芯片的边缘相邻，该串状链包括：

多个水平金属线，分布于多个金属化层中，其中所述多个水平金属线为串联的状态；

多个连接垫，位于同一层中，所述多个连接垫电性连接所述多个水平金属线，其中所述多个连接垫在结构上互相隔离；

多个垂直导线，每一个垂直导线将所述多个连接垫的其中之一连接至所述多个水平金属线的其中之一，其中所述多个连接垫的其中之一与所述多个水平金属线的其中之一是经由所述多个垂直导线的仅仅其中之一连接的；以及

密封环，与该串状链相邻，且不与该串状链电性连接。

2.如权利要求1所述的半导体结构，其中该密封环是在该串状链的内侧。

3.如权利要求1所述的半导体结构，其中

该密封环是在该串状链的外侧；

该半导体结构还包括一牺牲密封环；以及

该牺牲密封环位于该密封环的外侧。

4.如权利要求1所述的半导体结构，其中所述多个连接垫包括第一垫与第二垫，其中从该第一垫至该第二垫，最多具有两条电气路径。

5.如权利要求4所述的半导体结构，其中从该第一垫至该第二垫，仅具有一条电气路径。

6.如权利要求1所述的半导体结构，其中该串状链还包括多个测试单元，且其中所述多个测试单元中的每一个包括仅仅唯一的金属线用于每个所述多个金属化层。

7.一种半导体结构，包括：

半导体芯片，具有半导体衬底；

测试结构，与该半导体芯片全部的边缘相邻、且沿着该半导体芯片的全部边缘延伸，其中该测试结构具有串联的多个测试单元，且所述多个测试单元中的每一个包括：

多个介电层，位于该半导体衬底上，所述多个介电层中的每一个包括仅仅一组的多个水平金属线，其中所述多个水平金属线为串联的状态，且所述多个水平金属线的排列为水平彼此间隔；

多个连接垫，所述多个连接垫中的每一个包括两个水平放置的端点，其中所述多个端点中的每一个电性连接至所述多个金属线的其中之一；及

多个垂直导线，所述多个垂直导线中的每一个连接所述多个连接垫中的仅仅其中之一、及所述多个垂直导线中的仅仅其中之一；

多个凸块，位于该半导体芯片上，所述多个凸块中的每一个连接至所述多个连接垫的其中之一；以及

密封环，与该测试结构相邻。

8.如权利要求7所述的半导体结构，其中该测试结构包括一部分，位于该密封环与该半导体芯片的边缘之间。

9.如权利要求8所述的半导体结构，还包括牺牲密封环，该牺牲密封环位于该测试结构的该部分与该边缘之间。

10.一种半导体芯片，包括：

测试结构，沿着该半导体芯片的至少一个边缘延伸，该测试结构包括：

多个串联的金属线，其中所述多个金属线平均分布于该半导体芯片的多个金属化层中，且所述多个金属线中的每一个与其相邻的金属线水平间隔排列；及

多个连接垫，所述多个连接垫中的每一个电性连接所述多个金属线中的仅仅两个相邻的金属线；

多个凸块，位于该半导体芯片上，其中所述多个凸块中的每一个连接至所述多个连接垫的其中之一；以及

密封环，与该测试结构相邻。