[发明专利]数据解扰码电路

说明书

本案是申请日为2005年7月14日、申请号为200510084812.X、发明名称为“快速周边组件互连装置的数据接收系统”的发明专利申请的分案申请。

技术领域

本发明涉及一种数据解扰码电路，特别是涉及一种可防止高误码率的数据信道的符号失序的数据解扰码电路。

背景技术

随着科技的发展，在个人计算机系统及周边装置中，互连接口所要求的频宽及速度越来越高，使得周边组件互连(PCI)总线的负担也随之加重，因此第三代输入/输出接口(3^rd generation输入/输出，3GIO)，亦即快速周边组件互连(PCI Express)总线正不断发展以取代现有周边组件互连(PCI)总线，从而提供所需的大频宽。如业界所熟知，快速周边组件互连(PCIExpress)技术可利用更高的运作时钟以及应用更多的数据信道(Lane)来提升其效能，因此第一代快速周边组件互连(PCI Express)技术可提供每一方向每一数据信道每秒2.5GB的原始频宽，因而大大地改善了计算机系统的效能，特别是在图型处理方面。

因此，只要一快速周边组件互连的数据信道可维持于足够低的误码率(Bit Error Rate，BER)，就可提供相关装置高速传输的服务。然而，在实际运作上，无法保证快速周边组件互连的信道能维持操作在理想(足够低)的误码率之下，而越高的误码率，越容易造成接收端所接收符号(Symbol)的失序(Disorder)的情形，更会造成系统效能的大幅下降。

请参考图1及图2，图1及图2为现有快速周边组件互连传输端100与接收端200的示意图。传输端100包含一数据扰码电路102、一8B10B编码电路104及一传输器106。对应于图1的传输端100，在图2中，快速周边组件互连接收端200包含有一数据解扰码电路202、一8B10B译码电路204、一去偏移电路206、一弹性缓冲模块208及一接收器210。在快速周边组件互连的实体层(Physical Layer)中，定义了8B10B编码/译码、数据扰码/解扰码及去偏移的功能。8B10B编码/译码可确保接收端能接收到正确的符号，数据扰码/解扰码可消除通道中的干扰及电磁效应。此外，由于传输端100与接收端200的运作时钟不同，因此若传输端100的运作时钟高于接收端200的运作时钟，则传输端100输出数据流的传输率便快于接收端200撷取数据流的接收率，因此便会造成数据上溢(overflow)的情况；相反地，若传输端100的运作时钟低于接收端200的运作时钟，则传输端100输出数据流的传输率便慢于接收端200撷取数据流的接收率，因此便会造成数据下溢(underflow)的情况，所以为了解决传输端100与接收端200的不同运作时钟所带来的问题，接收端200便设置有弹性缓冲模块208，其包含有多个弹性缓冲器(elastic buffer)，用以调节传输端100经由数据信道所传递的数据。依据PCI express的规范，传输端100会输出有序符号集合(Ordered Set)以供弹性缓冲器来平衡传输端100与接收端200的不同运作时钟，举例来说，传输端100所输出的每一有序符号集合包含有一起始符号(COM symbol)以及三个调整符号(SKP symbol)，所以当接收端200上一弹性缓冲器接收到多个有序符号集合时，若传输端100的运作时钟高于接收端200的运作时钟，则该弹性缓冲器可经由减少有序符号集合中的调整符号来达到降低传输端100的数据传输率的目的，所以便可避免上述数据上溢的问题。另一方面，若传输端100的运作时钟低于接收端200的运作时钟，则该弹性缓冲器可经由增加有序符号集合中的调整符号来达到提升传输端100的数据传输率的目的，所以便可避免上述数据下溢的问题。