[发明专利]条件选择加法器及进行条件选择加法运算的方法

说明书

本申请要求于2006年7月31日提交的第2006-71890号韩国专利申请的优先权，该申请的内容包含于此，以资参考。

技术领域

本发明涉及集成电路装置，更具体地讲，涉及集成电路装置中使用的二进制加法器。

背景技术

可将半导体集成电路(IC)划分为标准IC和专用集成电路(ASIC)。ASIC是基于顾客需求为特定用途而制造的。全定制IC被设计和制造成按照用户需求的最终芯片(final chip)。半定制IC包括预先制造好的标准单元和门阵列及通过在门阵列上将互连(interconnects)布线形成的期望的逻辑电路。

此外，可根据ASIC库的编译的宏单元库通过对预先制备的页元(leaf-cell)进行布置和布线来制造各种IC，使得制造的IC具有参数(例如适于用户需求的位宽)。因此，应当正确地定义页元，以使编译的宠单元可具有关于速度、功率、面积和灵活性的高性能。可通过转换页元将编译的宏单元重构为算法逻辑单元(ALU)。页元定义受用于电路实现的算法的影响。

通常，通过行波进位(ripple carry)算法、先行进位(carry look-ahead)算法或其它传统算法来实现加法器。通过利用行波进位算法实现的行波进位加法器通过从最低有效位(LSB)到最高有效位(MSB)将并行的两个N位输入(N为自然数)相加来顺序计算进位输出最终求和结果。每一级(stage)在当前级使用由前一级产生的进位输入。例如，当执行两个16位输入的加法运算时，在行波进位加法器中出现16位单位延迟(unit delay)。

通过利用先行进位算法实现的先行进位加法器通过对加法器中包括的页元分组以同时计算进位来输出最终求和结果，以通过减少加法器中出现的延迟来提高加法器的速度。然而，当位数增多时，加法器的占有面积增加。

发明内容

根据本发明实施例的条件选择加法器包括第一信号发生器、第二信号发生器和求和电路。第一信号发生器被构造为响应一对要相加的操作数产生进位发生信号和进位传送信号。第二信号发生器被构造为响应进位发生信号和进位传送信号产生进位输入信号和块进位信号。该第二信号发生器包括从包含最小页元数的第一组至包含最大页元数的第二组按升序布置的多组页元。如果该顺序从第一组到最后一组单调升，则该第二组可以是页元的中间组或页元的最后一组。求和电路被构造为响应块进位信号、进位传送信号和进位输入信号产生这对操作数的和。根据这些实施例中的一些实施例，求和电路包括组旁通电路和求和单元。组旁通电路被构造为响应块进位信号和进位传送信号产生进位输出信号。求和单元被构造为响应进位输入信号和进位传送信号产生和数输出信号。和数输出信号和进位输出信号共同表示被提供给第一信号发生器的那对操作数的和。

根据本发明的另外的实施例，多组页元中的每个页元响应于进位发生信号和进位传送信号的相应位。此外，多组页元中的每组中的最高有效页元被构造为产生块进位信号的相应位。组旁通电路其内还可包括多个页元，每个页元被构造为接收由相应的最高有效页元产生的块进位信号的相应位。

附图说明

图1是示出了根据本发明示例性实施例的条件选择加法器的框图。

图2是示出了根据本发明示例性实施例的图1的条件选择加法器的进位发生单元中的页元和组旁通单元中的块页元的框图。

图3是示出了与图1的条件选择加法器相比的加法器的进位发生单元中的页元和组旁通单元中的块页元的框图。

图4A是示出了如何在图2中的进位发生单元中对页元进行分组的流程图。

图4B是示出了如何在图2中的进位发生单元中布置包括剩余页元的剩余组的流程图。

图5A是示出了如何在图3中的进位发生单元中对页元进行分组的流程图。

图5B是示出了如何在图3中的进位发生单元中布置包括剩余页元的剩余组的流程图。

图6是示出了与图1的条件选择加法器相比的加法器的进位发生单元中的页元和组旁通单元中的块页元的框图，在该加法器中包括剩余页元的剩余组挨着最后一组布置。

图7是示出了当利用各种方法对进位发生单元中的页元进行分组时，块进位BC的第一门延迟、进位输出COUT的第二门延迟、和数输出SOUT的第三门延迟和数据偏斜的对比结果的表格。

具体实施方式