[发明专利]芯片封装结构及其电路板

说明书

技术领域

本发明是有关于一种芯片封装结构(chip package structure)及其电路板(circuit board)，且特别是有关于一种可抵抗去除残胶时所产生的应力的芯片封装结构及其电路板。

背景技术

在科技持续进步的现代生活中，3C电子产品充满人们的生活中。这些电子产品随着时代潮流不停的改进，并朝着轻、薄、短、小的趋势演变。当人们对电子产品的需求日渐增加时，电子产品外围的诸多构件也跟着大量生产，其中电路板(circuit board)便是不可或缺的构件之一。

图1A是习知具有印刷电路板的芯片封装结构的剖面示意图，而图1B是图1A的印刷电路板的一角落的俯视示意图。请参照图1A与图1B，芯片封装结构100包括一印刷电路板160、一芯片140以及一封装胶体(encapsulant)150，其中印刷电路板160包括一基板(substrate)110、一线路层(circuit layer)120以及一防焊层(soIder mask)130。线路层120配置于基板110上，且包括多条迹线(trace)122与多个接点124。防焊层130覆盖于线路层120及基板110上，且具有一胶体配置区132，以承载封装胶体150。迹线122自胶体配置区132内延伸至胶体配置区132外。芯片140位于防焊层130上，且电性连接于迹线122。封装胶体150覆盖于防焊层130的胶体配置区132上，并且将芯片140包覆于其内。

在形成封装胶体150之后，必须将多余的封装胶体150(即残胶)移除，此一移除动作会对封装胶体150下方的迹线122产生一应力。由于在胶体配置区132的角落的迹线122是位于应力集中处，因此容易被此应力扯断，这会造成合格率的下降及产品可靠度的问题。

为了降低迹线被上述应力扯断的机率，有习知技术更提出一种在胶体配置区的角落不配置迹线的方法。然而，这样的作法却容易造成基板上可用来配置线路层的面积的减少，进而导致迹线的布局变得较难设计。

发明内容

本发明的目的是提供一种芯片封装结构及其电路板，以降低其中的迹线被移除残胶时所产生的应力扯断的机率。

为达上述或是其它目的，本发明提出一种电路板，其包括一基板、一线路层以及一防焊层。线路层配置于基板上，且包括两迹线以及一补强图样(dummy trace)，其中补强图样位于这些迹线之间。防焊层覆盖于线路层以及基板上，且具有一胶体配置区，适于承载一封装胶体。这些迹线与补强图样自胶体配置区内延伸至胶体配置区外。

在本发明的一实施例中，上述的电路板的这些迹线与补强图样是位于胶体配置区的一角落。

在本发明的一实施例中，上述的电路板的这些迹线与补强图样是位于胶体配置区的相邻两角落之间。

在本发明的一实施例中，上述的电路板的补强图样的材质与这些迹线的材质相同，并且补强图样与这些迹线电性绝缘。

本发明更提出一种电路板，其包括一基板、一线路层及一防焊层。线路层配置于基板上，且包括一迹线。此迹线具有一扩张段，扩张段的线宽大于迹线的其余部分的线宽。防焊层覆盖于线路层以及基板上，且具有一胶体配置区，适于承载一封装胶体。上述扩张段自胶体配置区内延伸至胶体配置区外。

在本发明的一实施例中，上述的扩张段是位于胶体配置区的一角落。

在本发明的一实施例中，上述的扩张段是位于胶体配置区的相邻两角落之间。

本发明更提出一种芯片封装结构，其包括一基板、一线路层、一防焊层、一芯片以及一封装胶体。线路层配置于基板上，且包括两迹线以及一补强图样，其中补强图样位于这些迹线之间。防焊层覆盖于线路层以及基板上。芯片位于防焊层上，并且电性连接于这些迹线。封装胶体覆盖于防焊层上，并且将芯片包覆于其内，其中这些迹线以及捕强图样是从封装胶体覆盖的范围内延伸至封装胶体覆盖的范围外。

在本发明的一实施例中，上述的芯片封装结构的这些迹线与补强图样是位于封装胶体覆盖的范围的一角落。

在本发明的一实施例中，上述的芯片封装结构的这些迹线与补强图样是位于封装胶体覆盖的范围的相邻两角落之间。

在本发明的一实施例中，上述的芯片封装结构的补强图样的材质与这些迹线的材质相同，并且补强图样与这些迹线电性绝缘。