[发明专利]利用改进指令目的地标记的数据处理系统、处理器和方法

说明书

技术领域

本发明一般地涉及数据处理并且特别地涉及处理器中的数据处理。更特别地，本发明涉及指令目的地标记在处理器内的使用。

背景技术

在常规超标量处理器中，可能相对于预定的程序次序而言不按次序地在多个执行单元中并行执行指令。在执行指令时，生成执行结果并且在处理器内的不同位置缓存这些结果以供随后参照。由于后续指令通常依赖于先前指令的结果，所以一般利用依赖性跟踪方案来保证遵守指令之间的所有数据依赖性。

在一种现有技术的实施中，通过使用多个不同目的地标记来管理指令之间的依赖性。在这样的现有技术实施中，为处理器内的各位置定义不同目的地标记，将根据指令执行的结果来更新这些目的地标记。对各种指令的目的地标记的比较由此允许处理器检测和遵守指令之间的依赖性。然而，在现有技术的处理器内必须跟踪和路由的目的地标记的总数潜在地等于即兴动态(in flight)指令的数目与指令结果的目的地的数目的乘积。在处理器内跟踪和路由如此数目庞大的目的地标记致使处理器内有相当数量的电路并且消耗了相当多的功率。

鉴于用于常规处理器内依赖性跟踪的现有技术的不足，本发明认识到提供一种利用指令目的地标记在处理器内对依赖性进行跟踪的改进处理器和方法将是有用并且合乎需要的。

发明内容

一种数据处理方法包括：获取指令序列，为序列内的各指令分配相应唯一指令标记，以及将相应目的地矢量与各指令相关联。大小统一的目的地矢量标识了用于执行结果的多个可能目的地中的哪一目的地是关联指令的目标。通过参照与指令相关联的目的地矢量来管理在序列中的指令之间的数据依赖性。

在如下具体书面描述中，本发明的所有目的、特征和优点将变得明显。

附图说明

在所附权利要求中阐述了被认为是本发明的特点所在的新颖特征。然而，将通过参照结合附图来阅读的对示例性实施例的如下具体描述来最佳地理解本发明以及优选使用模式，在附图中：

图1是根据本发明的数据处理系统的高级框图；

图2A图示了根据本发明的示例性指令格式；

图2B描绘了根据本发明的指令标记(ITAG)和目的地矢量(D_Vector)的示例性实施例；

图3A图示了根据本发明一个实施例的全局完成表的更具体视图；

图3B描绘了根据本发明一个实施例的寄存器映射器中映射表的更具体视图。

具体实施方式

现在参照附图并且特别地参照图1，描绘了根据本发明用于处理指令和数据的一般地表示为10的处理器的示例性实施例的高级框图。特别地，处理器10利用改进的通用指令标记机制来跟踪和遵守指令依赖性。

处理器10包括单个集成电路超标量处理器，如下文所讨论的，该处理器包括全部由集成电路形成的各种执行单元、寄存器、缓冲器、存储器和其它功能单元。如图1中所示，处理器10可以通过互连结构14耦合到其它设备如系统存储器12和第二处理器10以形成更大的数据处理系统如工作站或者服务器计算机系统。处理器10也包括片上多级高速缓存分级，该分级分别包括一体式第二级(L2)高速缓存16以及分叉式第一级(L1)指令(I)和数据(D)高速缓存18和20。正如本领域技术人员所知，高速缓存16、18和20提供对与系统存储器12中的存储器位置相对应的高速缓存线的低延时访问。

由在处理器10内的指令定序逻辑13对指令进行获取和排序以供处理。如图2中所示，典型指令200包括标识了待执行的操作的操作代码字段(opcode)202以及可选地包括表明中间操作数和/或操作数源(例如所构造的寄存器标识符)和/或目的地寄存器(例如所构造的寄存器标识符)的一个或者多个操作数字段(标记为OP1、OP2和OP3)204-208。

在所示实施例中，指令定序逻辑13包括指令获取地址寄存器(IFAR)30，该寄存器包含如下有效地址(EA)，该有效地址表明为了进行处理而要从L1I-高速缓存18获取的指令的高速缓存线。在各周期过程中，新指令获取地址可以从三个源之一加载到IFAR 30中：分支预测单元(BPU)36，提供从对条件分支指令的预测所获得的推测性目标路径地址；全局完成表(GCT)38，提供顺序路径地址；以及分支执行单元(BEU)92，提供从对所预测的条件分支指令的解析所获得的非推测性地址。根据如下优先级区分方案从由这些源所提供的地址之中选择被加载到IFAR 30中的有效地址，该方案例如可以考虑到在给定周期中用于呈现地址以供选择的源的相对优先级以及任何未完成的未解析的条件分支指令的已存在时间(age)。