[发明专利]单次可编程存储器及其制造方法

说明书

技术领域

本发明涉及一种存储器及其制造方法，更具体而言，涉及一种单次可编程存储器及其制造方法。

背景技术

非易失性存储器可以依照数据存入的方式而细分为掩模式唯读存储器(Mask ROM)、可抹除且可编程唯读存储器(Erasable Programmable ROM，EPROM)、可电抹除且可编程唯读存储器(Electrically Erasable ProgrammableROM，E²PROM)、单次可编程唯读存储器(One Time Programmable ROM，OTPROM)等。

请参照图1，美国专利US 6678190公开了一种单次可编程唯读存储器，以设置于N阱100上的两串接的P型晶体管P1、P2的栅极分别作为选择栅极110和浮置栅极120。由于无须配置控制栅极，因此具有能够与CMOS工艺整合的优点。

然而，随着集成电路产业的发展，业界莫不以制作出速度更快、尺寸更小、元件集成度更高的产品为目标，上述存储器的尺寸庞大，占据了相当的晶片面积，无法符合当前业界的需求。再者，元件的尺寸缩小，线宽也会随之缩短，这往往会导致短沟道效应的发生。短沟道效应除了会造成元件阈值电压(Vt)下降以及栅极电压(Vg)对晶体管的控制发生问题之外，热电子效应的现象也将随着沟道尺寸的缩短而产生，影响MOS晶体管的操作。这些问题，都会造成存储器产生数据误判的情形，而降低了存储器的可靠度。

发明内容

有鉴于此，本发明在于提供一种单次可编程存储器，具有较小的元件尺寸，高集成度、高可靠度等优点。

本发明还提供一种单次可编程存储器的制造方法，有助于缩小元件尺寸，提高元件的集成度，同时还能够提升存储器的可靠度。

本发明提出一种单次可编程存储器，包括设置于基底上的第一存储单元，基底中具有阶梯状的开口，开口包括上层的阶部与下层的凹陷部。第一存储单元包括有浮置栅极、选择栅极、第一掺杂区、第二掺杂区和第三掺杂区。其中，浮置栅极设置于凹陷部侧壁，选择栅极设置于阶部侧壁，第一掺杂区设置于凹陷部底部的基底中，第二掺杂区设置于阶部底部的基底中，第三掺杂区则设置于阶部顶端的基底中。

在本发明一实施例中，上述单次可编程存储器的开口由下而上逐阶放大。

在本发明一实施例中，上述单次可编程存储器，还包括第二存储单元，与第一存储单元相邻，第二存储单元与第一存储单元具有相同的结构，且第二存储单元与第一存储单元以镜向对称的方式配置。

在本发明一实施例中，上述单次可编程存储器，其中第二存储单元与第一存储单元共用第一掺杂区。

在本发明一实施例中，上述单次可编程存储器，其中第一掺杂区、第二掺杂区和第三掺杂区为P型掺杂区。

在本发明一实施例中，上述单次可编程存储器，还包括一层介电层，设置于浮置栅极与凹陷部侧壁之间。

在本发明一实施例中，上述单次可编程存储器，还包括一层介电层，设置于选择栅极与阶部侧壁之间。

在本发明一实施例中，上述单次可编程存储器，还包括一层层间介电层，填满开口并覆盖住基底的上表面。

在本发明一实施例中，上述单次可编程存储器，还包括一层导体层，设置于层间介电层中，与第一掺杂区电连接。

在本发明一实施例中，上述单次可编程存储器，还包括一层导体层，填满开口并与第一掺杂区电连接

在本发明一实施例中，上述单次可编程存储器，还包括一层间介电层，设置于导体层与浮置栅极之间以及导体层与选择栅极之间。

在本发明一实施例中，上述单次可编程存储器，其中浮置栅极与选择栅极的材质包括掺杂多晶硅。

本发明提出一种单次可编程存储器的制造方法，其例如是先于基底中形成阶梯状的开口，开口包括上层的阶部与下层的凹陷部。然后，于凹陷部底部的基底中形成第一掺杂区，于阶部底部的基底中形成第二掺杂区，并于阶部顶端的基底中形成第三掺杂区。接着，于基底上形成一层导体材料层。之后移除部分导体材料层，于凹陷部侧壁形成浮置栅极，并于阶部侧壁形成选择栅极。

在本发明一实施例中，上述单次可编程存储器的制造方法，其中阶梯状的开口的形成方法例如是先于基底上形成一层掩模层，而后图案化此掩模层。接着以掩模层为掩模，移除部分基底，于基底中形成阶部。之后，于掩模层与阶部侧壁形成间隙壁。再以间隙壁与掩模层为掩模，于阶部底部的基底中形成凹陷部。然后再移除掩模层与间隙壁。