[发明专利]模拟数字电路设计的方法和模拟引擎

说明书

技术领域

本发明涉及通过以压缩格式存储数据和以后通过包括自适应解压缩和数据转换的数据解压缩读出数据来扩展嵌入式存储器的有效容量。

背景技术

在电路设计过程中，设计者首先用形式化硬件描述语言加以描述来定义(define)设计，这样的定义采取数据文件的形式。

在设计的物理实现的过程中随后的阶段之一是逻辑检验(logicverification)。在逻辑检验阶段中，逻辑设计者测试设计，以确定逻辑设计是否满足规定/要求。逻辑检验的一种方法是模拟(simulation)。

在模拟过程中，应用软件程序或硬件引擎(模拟器(simulator))来模仿或模拟电路设计的运行。在模拟期间，设计者可以获得正在测试的设计的动态状态的瞬像(snapshot)。模拟器将比设计的最后实现慢得多地模仿设计的运行。对于速度可能是一个抑制因素的软件模拟器尤其如此。

为了取得接近实时的模拟速度，人们开发出了专用硬件加速模拟引擎。这些引擎由计算机、附属硬件单元、编译器、和运行时促进程序组成。

硬件加速模拟引擎销售商开发出两种主要引擎：基于FPGA的引擎和基于ASIC的引擎。

基于现场可编程门阵列(FPGA)的模拟引擎采用放置在通过IO线网络连接的多个板上的一组FPGA芯片。每个FPGA芯片被编程以模拟设计的特定分段。虽然这些引擎正取得接近实时的速度，但它们的容量受FPGA大小的限制。

基于专用集成电路(ASIC)的模拟引擎采用放置在一个或多个板上的一组ASIC芯片。这些芯片包括两个主要部件：逻辑评估单元(LEU)和指令存储器(IM)。LEU起利用存储在IM中的指令编程的FPGA的作用。设计的单次步骤的模拟分多个模拟步骤实现。在这些模拟步骤的每一个中，从IM中读取指令行，用于重新配置LEU。模拟步骤通过使配置的LEU采取单个步骤并评估它代表的设计片段(piece)而完成。

基于ASIC的模拟引擎需要执行多个步骤来模拟设计单次步骤，因此，它们固有地慢于基于FPGA的引擎，但间隙缩小了。换来的是，它们的容量较大。

硬件加速ASIC模拟引擎是专用大规模并行计算机。它们采用设计成并行地评估正在测试的设计片段的一组专用ASIC芯片。这些芯片由两个主要部分构成：指令存储器(IM)和逻辑评估单元(LEU)。IM存储代表指定的设计片段的程序。在模拟过程中，按顺序从IM中读出该程序，将它馈送到LEU。一旦接收到来自IM的指令，LEU就模仿该指定设计片段的动作。

像指令存储器(IM)那样的嵌入式存储单元的容量可以通过以压缩格式存储数据来扩展。为了读取这样的压缩数据，需要采用解压缩单元。

E.G.Nikolova，D.J.Mulvaney，V.A.Chouliaras，J.L.J.L.等人在文章‘A Novel Code Compression/Decompression Approach forHigh-performance SoC Design’，IEEE Seminar on SoC Design，Testand Technology，Cardiff University，Cardiff，UK，2 September 2005中提出了解压缩的硬件解决方案。

Nikolova等人提出的解决方案不可用于要求极高吞吐量(需要400Gb/s，实现取得100Mb/s)、恒定解压缩速度、小实现规模、和小延迟的实现。

IM存储代表设计的指定片段的程序。在模拟过程中，按顺序从IM中读出该程序，将它馈送到LEU。一旦接收到来自IM的指令，LEU就模仿该指定设计片段的动作。

指定给单个模拟芯片或芯片组的正在测试的设计片段的大小极大地影响硬件加速ASIC模拟引擎的有效性(速度，容量)。这些片段越大，模拟器越有效。IM的物理大小受技术约束限制。最好利用压缩将更多的指令存储在IM中。这些因素中的许多因素受技术约束束缚。

无疑，需要提高基于ASIC的硬件加速模拟引擎的容量。

发明内容

容量问题可以通过本发明的方法、系统和程序产品解决。具体地说，该方法、系统和程序产品提供也称为存储器模块的指令存储器(IM)与可以是一个或多个单独ASIC芯片的逻辑评估单元(LEU)之间的硬件设计语言(HDL)的解压缩。IM存储高度压缩的HDL程序。HDL程序代表用于模拟和测试的指定设计片段。在模拟过程中，按顺序从IM中读出该程序，将它馈送到LEU。一旦接收到来自IM的指令，LEU将模仿该指定设计片段的动作。