[发明专利]半导体器件及其阻抗调整方法

说明书

相关申请的交叉引用

通过参考将2006年9月14日提交的日本专利申请No.2006-249464的全部公开内容，包括说明书、附图和摘要，引入到本申请中。

技术领域

本发明涉及一种用于调整阻抗的阻抗调整方法以及一种包括能够调整阻抗的输出缓冲器电路的半导体器件。

背景技术

近年来，随着半导体器件的操作速度变高，在沿着用于执行信号的发送和接收的信号线传播的信号的速度也变高。为了实现(高速)数据传送，需要在传输系统中执行阻抗匹配并抑制由反射等引起的传送波形的失真。为了实现阻抗匹配，通常采用可变阻抗的输出缓冲器电路，其阻抗可关于传输系统的阻抗进行调整(专利文献1至5)。

因为输出缓冲器电路的阻抗随工艺条件、温度变化或电源电压等的变化而变化，所以会有阻抗从标准值漂移的情况。在此情况下，对输出缓冲器电路的阻抗的控制也是重要的。

例如，在日本未审专利公开No.2001-94048(专利文献1)中，示出了一种包括输出阻抗控制电路的半导体器件，该输出阻抗控制电路能够关于输出缓冲器电路执行阻抗调整。

在专利文献1的图6中，使用外部电阻器RQ通过恒定电流生成电路生成了恒定电流IZQ。使用U/D计数器224来控制组成导通的伪缓冲器电路Ndm的NMOS晶体管的数目。类似地，使用U/D计数器225来控制组成导通的伪缓冲器电路Pdm的PMOS晶体管的数目。使用运算放大器OP2来确定在PMOS晶体管P2的阻抗和伪缓冲器电路Ndm的阻抗之间提供匹配的输出数据组D0至Dn-1。类似地，使用运算放大器OP3来确定在NMOS晶体管N2的阻抗和伪缓冲器电路Pdm的阻抗之间提供匹配的输出数据组U0至Um-1。输出数据组D0至Dn-1以及U0至Um-1被提供给输出缓冲器电路以控制其阻抗。因为可以利用外部电阻器RQ来改变PMOS晶体管P2和NMOS晶体管N2的阻抗，所以可以利用外部电阻器RQ来任意设定输出缓冲器电路的阻抗。

在日本未审专利公开No.Hei8(1996)-65123(专利文献2)中，示出了一种可变阻抗的输出缓冲器。在专利文献2的图3中，通过使晶体管Q2至Q5中的每个晶体管处于导通/或非导通状态，检验了在晶体管Q2至Q5的阻抗与外部电阻器R4的阻抗之间提供匹配的控制信号zqbit0b至zqbit3b的组合。控制信号zqbit0b至zqbit3b还控制晶体管Q7至Q10。晶体管Q2至Q5具有与晶体管Q7至Q10的相应宽度的1/4对应的宽度。因此，通过改变外部电阻器R4，可以改变晶体管Q1至Q5的总阻抗并可以设定与其成正比关系的晶体管Q6至Q10的总阻抗。

[专利文献1]日本未审专利公开No.2001-94048

[专利文献2]日本未审专利公开No.Hei8(1996)-65123

[专利文献3]日本未审专利公开No.2005-229177

[专利文献4]日本未审专利公开No.2005-39549

[专利文献5]日本未审专利公开No.2002-152032

发明内容

然而，在上述专利文献1中，伪缓冲器电路Ndm和Pdm中的每个伪缓冲器电路配置成具有与组成输出缓冲器电路的每个晶体管相同的结构。从这种观点出发，输出缓冲器电路直接耦合到芯片的外部，使得在为抵抗浪涌(surge)而提供的约束下组成该电路的晶体管必须具有相对大的晶体管尺寸。结果，伪缓冲器电路占用了与输出缓冲器电路大约相同的面积。这带来了用于调整输出缓冲器电路的阻抗的电路所占用面积增加的问题。

在根据专利文献2的结构中，用于确定阻抗调整电势的节点vzqref耦合到外部电阻器，使得负载增加，带来了较低速阻抗调整操作的问题。其它专利文献3至5的内容也同样具有上述问题。

为解决上述问题而实现了本发明，本发明的一个目的是减少用于阻抗调整的电路(此后称作阻抗调整电路)的面积，并提供能够进行高速阻抗调整的包括输出缓冲器电路的半导体器件以及阻抗调整方法。