[发明专利]存储器控制装置

说明书

本申请是发明名称为“存储器控制装置”、申请日为2004年1月26日、申请号为200480001837.2(PCT/JP2004/000671)的母案的分案申请。

技术领域

本发明涉及电子设备中控制由多个存储体构成的存储器的存储器控制装置。

背景技术

近年来，不断使用能与时钟同步地高速进行个人计算机中频繁使用的高速缓存器的脉冲串传输的同步动态随机存取存储器(下文略为SDRAM)。此SDRAM可切换存储体划分模式的连续存取模式和随机存取模式。存储体划分模式中，作为4个存储区，具有：2位存储体信号是“00”的存储体0，是“01”的存储体1，是“10”的存储体2，是“11”的存储体3。一面利用时钟控制切换该存储体0、存储体1、存储体2和存储体3，一面进行访问，可在进行从第1个访问的存储体读出数据的期间，进行下一个存储体地址的取入。

如图18所示，现有的控制这种SDRAM的存储器控制装置800由存储器控制单元802、以及协调与等待信号产生部803构成，控制从多个组件804、805、806、807对SDRAM808的访问(例如参考JP8-212175A公报)。

从多个组件804、805、806、807分别将存储地址信号(MADR)、数据信号(DATA)和读出/写入(RD/WR)输入到各组件对应的存储器控制部809、810、811、812，将多个组件804、805、806、807的存储器访问请求信号(CS)输入到协调与等待信号产生部803，该协调与等待信号产生部803将等待信号(Wait)送回到多个组件804、805、806、807。与从协调与等待信号产生部803收到存储器访问允许信号(Enable)的组件对应的控制部控制所允许的组件对SDRAM的访问。说明一例使用该存储器控制装置的SDRAM的读访问定时。这里，用存储体划分模式使该SDRAM808运作。

例如，使来自组件的存储地址的位10和位3与SDRAM的存储体信号关联，该位为“00”、“01”、“10”、“11”，则分别选择存储体0、存储体1、存储体2、存储体3。如图19所示，一面按照时钟(图19(A))切换多个组件的行地址(R0、R2、R3)和列地址(C0、C1、C2、C3)，一面对SDRAM808输出存储器命令(图19(B))和存储地址(图19(C))。从输入与存储体0对应的读命令901开始，经过3个时钟脉冲后输出从存储体0读出的数据(图19(D))D00、D01。D01是后续于D00的地址数据，意味着一个地址输入能输出2个字的数据。仅需要1个字的份额时，不需要D01，不将其传送到进行存储器访问的组件。能用称为“CAS潜伏时间”的、SDRAM808中具有的模式设定改变输出数据前的时钟脉冲数。可用称为“脉冲串长度”的模式设定改变用1个地址输入进行处理的数据数。例如，将“CAS潜伏时间”取为“3”，将“脉冲串长度”取为“2”。

在末尾数据(即2字输出)时，按数据D01的输出定时自动进行多个存储体的预充电。存储体1、存储体2、存储体3也相同。这样，对SDRAM808的存储体0、存储体1、存储体2、存储体3一面进行切换，一面进行访问，从而连续访问，无间隙。

然而，已有的存储器控制装置中，在单一组件访问存储体划分模式的SDRAM808的情况下，输出连续访问同一存储体(例如为存储体1)的存储地址，则不断访问存储体1。这时，在对存储体1的预充电操作结束前，不能对存储体1输出地址，存在产生不能访问SDRAM的徒劳无用周期的问题。

因此，单一组件访问SDRAM时，考虑通过以单一组件方不连续访问同一存储体的方式产生存储地址，解决上述问题。然而，在多个组件访问SDRAM时，极难使多个组件作存储器访问时的存储体相互控制，因而有可能连续访问同一存储体。

例如，组件804访问存储体1后，组件805要访问存储体1时，对同一存储体的访问连续。这时，在对存储体1的预充电操作结束前，不能对存储体1输出地址。即，产生不能访问SDRAM808的无用周期。

又，已有的存储器控制装置801中，在从SDRAM808读出数据的读访问后进行对SDRAM808写入数据的写访问时，根据SDRAM808的规范，产生不能访问SDRAM的无用周期。因此，存在的问题是：在多个组件804、805、806、807请求读访问后，接着请求写访问时，与连续进行写访问时和连续进行读访问时相比，访问SDRAM808的周期数增多。