[发明专利]半导体装置、降压斩波调节器及电子设备

权利要求书

1.一种半导体装置，包括：

串联连接在向其施加了输入电压的端子和输出电压的引线端子之间的第一开关元件；

参考接地电压从所述输入电压生成期望的恒定电压的恒压电路；

接收所述恒定电压并生成高于所述输出电压的引导电压的自举电路；

生成用于执行对所述第一开关元件的导通和截止的控制的第一逻辑信号的第一逻辑生成电路；

基于所述第一逻辑信号通过利用所述引导电压来执行对所述第一开关元件的导通和截止的控制的第一驱动电路，其中

所述自举电路包括

具有连接到所述恒压电路的输出端子的源极和连接到所述引导电压的引线端子的漏极的LDMOS晶体管，以及

执行对所述LDMOS晶体管的导通和截止的控制的自举控制电路。

2.如权利要求1所述的半导体装置，其特征在于，所述自举控制电路控制所述LDMOS晶体管的背栅极，以便控制所述LDMOS晶体管的导通和截止。

3.如权利要求2所述的半导体装置，其特征在于，所述自举控制电路包括：

连接在所述LDMOS晶体管的背栅极和源极之间的第一开关，

连接在所述LDMOS晶体管的背栅极和漏极之间的第二开关，以及

根据所述第一逻辑信号来执行对所述第一开关和所述第二开关的导通和截止的控制的引导部分控制电路和背栅极控制电路。

4.如权利要求3所述的半导体装置，其特征在于，所述第一开关是P沟道MOS晶体管，而所述第二开关是N沟道MOS晶体管。

5.如权利要求4所述的半导体装置，其特征在于，所述第一开关和所述第二开关是具有7-40伏范围内的耐压的中等耐压元件，或具有40-60伏范围内的耐压的高耐压元件。

6.如权利要求3所述的半导体装置，其特征在于，所述引导部分控制电路和所述背栅极控制电路执行对所述第一开关和所述第二开关的导通和截止的控制，以具有所述第一开关和所述第二开关都截止的时间段。

7.如权利要求1所述的半导体装置，其特征在于，所述恒定电压低于所述LDMOS晶体管的栅极耐压，并且所述LDMOS晶体管的栅极和源极之间的电压降被设置成低于所述第一驱动电路的耐压的电压值。

8.如权利要求2所述的半导体装置，其特征在于，还包括参考接地电压从所述输入电压生成比所述恒定电压高的第二恒定电压的第二恒压电路，其中所述自举控制电路包括：

连接在所述LDMOS晶体管的背栅极和源极之间的第一开关，

连接在所述LDMOS晶体管的背栅极和漏极之间的第二开关，

连接在所述LDMOS晶体管的背栅极和源极之间的第三开关，

连接在所述LDMOS晶体管的栅极和所述第二恒压电路的输出端子之间的第四开关，以及

基于所述第一逻辑生成电路的输出来执行对所述第一开关至所述第四开关的导通和截止的控制的引导部分控制电路和背栅极控制电路。

9.如权利要求8所述的半导体装置，其特征在于，所述第二恒定电压被设置成所述LDMOS晶体管的栅极耐压。

10.如权利要求1所述的半导体装置，其特征在于，还包括具有连接到所述恒压电路的输出端子的阴极和接地的阳极的齐纳二极管。

11.如权利要求10所述的半导体装置，其特征在于，所述恒定电压被设置成低于所述齐纳二极管的齐纳电压的电压值。

12.如权利要求1所述的半导体装置，其特征在于，还包括：

串联连接在所述输出电压的引线端子和所述接地端子之间的第二开关元件；

生成用于执行对所述第二开关元件的导通和截止的控制的第二逻辑信号的第二逻辑生成电路；以及

基于所述第二逻辑信号来执行对所述第二开关元件的导通和截止的控制的第二驱动电路。

13.如权利要求12所述的半导体装置，其特征在于，所述自举控制电路控制所述LDMOS晶体管的背栅极以执行对所述LDMOS晶体管的导通和截止的控制。