[发明专利]半导体存储器件及其操作方法

说明书

相关申请的交叉引用

本申请要求2006年9月29日提交的韩国专利申请No.10-2006-0096441的优先权，其全部内容通过引用结合于此。

技术领域

本发明涉及一种半导体存储器件，且更具体而言，涉及一种用于接收及传送半导体存储器件的时钟信号及命令信号的电路。

背景技术

半导体存储器件用以储存包括多个半导体器件的系统中的数据。当数据处理器件例如中央处理单元(CPU)需要数据时，半导体存储器件输出与自数据处理器件输入的地址相对应的数据或将自数据处理器件接收的数据储存至对应于该地址的存储单元中。

随着系统的操作速度增加且半导体集成技术的发展，半导体存储器件需要以高速执行数据存取操作。为了以高速执行数据存取操作，已开发了同步存储器件，以便与系统时钟同步地执行数据存取操作。

为了提高同步存储器件的操作速度，已开发了双数据速率(DDR)同步存储器件，以便与系统时钟的上升沿及下降沿两者同步地执行数据存取操作。

由于DDR同步存储器件应与系统时钟的上升沿及下降沿两者同步地输入或输出数据，所以DDR同步存储器件应在系统时钟的一个周期内处理两个数据。亦即，DDR同步存储器件应在系统时钟的每个上升沿及每个下降沿输出数据或储存数据。

通常，DDR同步存储器件响应于基准信号来接收及传送系统时钟及反相系统时钟至其内部电路。此时，以相同占空比接收系统时钟及反相系统时钟为极重要的，因为DDR同步存储器件与系统时钟的上升沿及下降沿同步地执行其操作。

图1是图示输入至半导体存储器件的系统时钟信号失真的示意图。

通常，在制造后，半导体存储器件被设置在一模块处，且多个模块形成一组。参考图1，第一至第九半导体存储器件D1至D9形成一模块，且用于对每个半导体存储器件的输入/输出阻抗进行调节的第一及第二终端电阻器R1及R2设置于第一至第九半导体存储器件D1至D9的一侧，且第二至第十一传输线TL1至TL10设置于第一至第九半导体存储器件D1至D9之间。

通过第一传输线TL0输入的数据信号经由第二至第十一传输线TL1至TL10而传送至每个半导体存储器件。系统时钟信号及反相系统时钟信号也经由第二至第十一传输线TL1至TL10而传送至每个半导体存储器件。

此时，由于第一至第九半导体存储器件D1至D9的位置之间的差异，耦接至每个半导体存储器件的传输线的长度彼此不同。此外，用于将系统时钟信号及反相系统时钟信号传送至每个半导体存储器件的传输线也不相同。

因此，传送至每个半导体存储器件的系统时钟信号的延迟量彼此不同，且传送至每个半导体存储器件的系统时钟信号及反相系统时钟信号的延迟量彼此不同，这是因为每个传输线的阻抗与每个半导体存储器件的输入阻抗不匹配。

如上所述，由于输入至一个半导体存储器件的系统时钟信号与反相系统时钟信号的输入时序之间的差异，用于响应于基准信号VREF而接收系统时钟信号的时序容限与用于接收反相系统时钟信号的时序容限不同。

为了供参考，基准信号VREF保持系统时钟信号及反相系统时钟信号转变的区域的一半电压电平。理想地是基准信号VREF的电压电平与系统时钟信号及反相系统时钟信号相交的电压电平基本上相同。

然而，基准信号VREF的电压电平与系统时钟信号及反相系统时钟信号相交的电压电平不相同，因为根据该半导体存储器件的位置，传送至一个半导体存储器件的系统时钟信号的延迟量与反相系统时钟信号的延迟量不同。

在基准信号VREF与系统时钟信号及反相系统时钟信号的相交的电压差超过容许范围的情况下，半导体存储器件难以接收系统时钟信号。即使半导体存储器件接收到系统时钟信号，半导体存储器件的可操作时序容限也减小。

发明内容

本发明的实施例针对提供一种半导体存储器件及用于操作所述半导体器件的方法，该半导体存储器件包括用于将系统时钟信号与反相系统时钟信号相交的电压电平调节成与基准信号的电压电平基本上相同的电路。

此外，本发明的实施例针对提供一种模块及用于操作所述模块的方法，该模块包括多个半导体存储器件，其用于校正输入至每个半导体存储器件的系统时钟信号与反相系统时钟信号的输入时序之间的失配。