[发明专利]低功耗无交叠四相时钟电路及实现方法

说明书

技术领域

本发明涉及集成电路领域的四相时钟，具体涉及一种低功耗、无交叠的四相时钟电路及实现方法。 

背景技术

随着社会的进步，人们的生活水平逐渐提高，所需求的能源日益增加。而随着自然资源的日益枯竭，能源问题越来越严峻。 

为了减轻能源问题的压力，各国都把提高资源利用率、减少浪费提到了首位。家用电器、电子仪器等电气产品作为电力的直接终端，其功耗的高低决定其产品的成败。 

各种电气产品都朝自动化、智能化方向发展。实现这种控制大多数都是使用的MCU控制器。作为控制器，其自身的功耗相对于整机功耗，特别是待机功耗具有重要的意义。 

在精简指令集(RISC)计算机结构的微控制单元(MCU)中，时钟电路作为系统运行的根本对于微控制单元(MCU)工作的稳定性和功耗起着决定性的作用。使用较多的是4相时钟，如附图1所示。图中，如果时钟Q1～Q4的高电平发生交叠，则会增加系统的功耗，并对微控制单元(MCU)的稳定性产生较大的影响。在以往的做法中，常采用延时的方法实现时钟的无交叠，但温度和工艺的变化对电路的稳定性会产生严重的影响。为了消除这种影响，往往采用额外的延时模块，这样做无疑会增加电路的成本。 

发明内容

本发明要解决的技术问题在于提供一种低功耗、无交叠的四相时钟电路及实现方法，不采用延时模块，利用门电路自身的延时来实现时钟无交叠，在保持电路稳定性的同时，降低系统的功耗。 

为实现上述目的，本发明提供一种低功耗无交叠四相时钟电路，其特征在 于所述四相时钟电路包括： 

第一组合逻辑模块，用于接收主时钟信号clk并输出与主时钟信号同相的时钟信号CK1P、CK2N或反相的时钟信号CK1N、CK2P； 

一时序逻辑模块，接收所述四个时钟信号CK1N、CK1P、CK2N、CK2P作为内部锁存器的时钟输入，并输出四个分频时钟信号PH1、PH1_、PH2、PH2_，其中PH1、PH2为正相分频时钟信号，PH1_、PH2_为反相分频时钟信号； 

第二组合逻辑模块，用于接收所述四个分频时钟信号PH1、PH1_、PH2、PH2_，并输出相邻时钟之间相位相差90°的四相时钟Q1、Q2、Q3、Q4。 

本发明还提供一种低功耗无交叠四相时钟的实现方法，其特征在于该方法利用门电路自身的延时来实现时钟无交叠，所述方法包括： 

将主时钟信号clk输入到第一组合逻辑模块，输出与主时钟信号同相的时钟信号CK1P、CK2N或反相的时钟信号CK1N、CK2P； 

将四个时钟信号CK1N、CK1P、CK2N、CK2P作为一时序逻辑模块的时钟输入，输出四个分频时钟信号PH1、PH1_、PH2、PH2_，其中PH1、PH2为正相分频时钟信号，PH1_、PH2_为反相分频时钟信号； 

将四个分频时钟信号PH1、PH1_、PH2、PH2_输入到第二组合逻辑模块，输出相邻时钟之间相位相差90°的四相时钟Q1、Q2、Q3、Q4。 

具体来说，所述第一组合逻辑模块包括含有三个输入端的第一、第二或非门和含有三个输入端的第一、第二与非门，第一或非门和第二与非门分别输出与主时钟信号clk反相的两个时钟信号CK1N、CK2P，第一与非门和第二或非门分别输出与主时钟信号c1)同相的两个时钟信号CK1P、CK2N，主时钟信号clk通过一级非逻辑运算得到反相主时钟信号ck，再通过一级非逻辑运算得到正相主时钟信号ck_，反相主时钟信号ck分别输入到第二或非门和第一与非门的一个输入端，同相主时钟信号ck_分别输入到第一或非门和第二与非门的一个输入端，第一或非门的输出信号CK1N输入到第二或非门的第二个输入端，第二或非门的输出信号CK2N分别输入到第一或非门和第二与非门的第二个输入端，第二或非门的输出信号CK2N经过非逻辑运算后输入到第一与非门的第二个输入端，第一与非门的输出信号CK1P分别输入到第一或非门和第二与非门的第三个输入端，第一与非门的输出信号CK1P经过非逻辑运算后输入到第二或非门的第三个输入端，第二与非门的输出信号CK2P输入到第一与非门的第三个输入端。