[发明专利]DMA传输控制装置和半导体集成电路装置

说明书

技术领域

本发明涉及用于在装置之间传输数据的DMA传输控制装置。

背景技术

传统地，在装置之间直接进行数据传输而不通过CPU的直接存储器访问(DMA)传输广为人知。DMA传输用于在两个存储器之间直接进行存储器数据传输的情况。

在DMA传输中，传输所需的信息，包括数据传输源地址、数据传输目的地址、数据传输大小等，设置在DMA传输控制装置的寄存器等上。然后，基于CPU等对传输开始的控制而执行传输操作。由于在传输期间CPU没有必要进行传输控制，与通过CPU进行传输控制的情况相比，可以高速进行数据传输，并且可以降低CPU的负载。当与寄存器等设置的大小相等的数据传输完成时，通过设置DMA传输控制装置来断言DMA传输的完成中断。当CPU探测到该DMA传输的完成中断时，CPU读取DMA传输控制装置的寄存器等，然后管理DMA传输的结果和状态。

至于与DMA传输控制装置连接的总线，在很多情况下，可以进行突发传输，在所述突发传输中，通过每个地址的一次指定，以一批的形式传输两段以上数据的突发传输。此外，当连接总线协议是可以进行读取命令或写入命令的优先发布的协议时，在访问具有较长等待时间(过渡延迟)的装置时可以提高传输速率。

在通常的DMA传输中，所需数据以每次设置的大小读取，并在之后写入。因此，由于开始写入的时序在读取完成之后，当向等待时间长的装置传输数据时，传输效率不高。

为了处理这样的问题，如图12所示，传统的DMA传输控制装置包括先进先出(FIFO)，管理FIFO中存储的数据量，并基于该数据量确定写和读的时序。更清楚地，该传统的DMA传输控制装置判断FIFO中是否有空闲区域，当FIFO中有空闲区域时，则读取数据。此外，该传统的DMA传输控制装置判断是否有可以写入FIFO的数据量，当有可以写入FIFO的数据量时，将数据写入FIFO。对于这种配置，例如，参照日本专利申请公开特开平No.2001-142841。

但是，在上述传统传输控制装置中，当出现进行命令优先发布的情况时，由于仅从FIFO的当前状态确定许可命令发布，而没有识别与进行优先发布的命令有关的数据量，可能发生溢出或下溢。当发生溢出或下溢时，根据连接总线协议，可能要一直等待到FIFO的状态返回正常为止。但是，在这样的情况下，连接总线的总线权继续被占有，结果，当与另一个主控的访问发生竞争时，可能会导致死锁。此外，当没有进行命令的优先发布时，由于数据的访问等待时间，不能提高数据传输速度。

发明内容

因此，本发明的主要目的在于提供一种DMA传输控制装置，其可以只根据不发生内部存储器溢出或内部存储器下溢的时序，进行命令的优先发布，并且可以缩短数据传输时间。

(1)依照本发明的DMA传输控制装置是进行从传输源侧到传输目的侧的直接存储器访问传输的DMA传输控制装置，该装置包括暂时存储读取数据的内部存储器。所述DMA传输控制装置包括：读取数据计数器，配置为通过在每次发布读取命令时逐次累加应当由所述读取命令获取的读取数据量，并且在每次读取数据时向下计数，来对未读取数据量即尚未传输的数据量进行计数；和读取命令发布控制单元，配置为判断一读取数据拒绝的确定量是否等于或大于下一获取目标的读取数据量，并且当判断结果是肯定的时，允许发布所述读取命令。所述读取命令拒绝的确定量通过从所述内部存储器的空闲空间减去所述未读取数据量来获得的。