[发明专利]AHB互连矩阵接口

说明书

技术领域

本发明涉及AMBA协议的高速总线AHB总线，具体地涉及AHB互连矩阵接口。

背景技术

AHB互联矩阵，是由ARM公司提出的一种系统总线连接结构如图1所示，ARM提出的AHB互联矩阵包含以下部分：输入锁存部分(INPUT STAGE)、译码部分(DECODEC)、通道选择部分(MUX)。此结构的提出，实现了AHB总线的并行运作，提高了总线的效率，但是在实际应用中发现，此方案并不可行，原因在于hready信号是为一个全局信号，而当这个AHB总线在连接多个AHB主器件和从器件之后，所有这些器件的hready实际上都是连在一起的，而hready甚至接近连到每一个寄存器上，导致此方案最大的问题，这个总线系统的频率很难得到提高。

对于高速的内存空间来说，尤其是内存空间(SDRAM，DDR，DDR2，DDR3等)空间，这些空间的速度通常是系统内最高速度的部分(除CPU内核之外)，这一部分的运行速度与效率直接影响系统的效率。

发明内容

根据上述问题而做出本发明，本发明的目的在于，提供一种AHB互连矩阵接口。

根据本发明的AHB互连矩阵接口，包括：主器件控制模块，用于接收来自主器件的信息并将信息锁存，以及以流水线的方式向请求仲裁模块发出申请；请求仲裁模块，用于对主器件控制模块所发出的申请进行仲裁，并生成仲裁信息；以及从器件控制模块，用于从请求仲裁模块获取仲裁信息，并且内部的高速缓存或从器件根据仲裁信息的内容以及信息与主器件控制模块进行信息交互，其中，主器件控制模块、请求仲裁模块、从器件模块三者共同组成一个系统级流水线。

在该互连矩阵接口中，请求仲裁模块对所发出的申请的仲裁是根据申请的时间先后进行排序的。并且仲裁信息的内容为申请的顺序。

此外，在该互连矩阵接口中，高速缓存为数据型高速缓存。在锁存的信息包含写入命令以及写入数据的情况下，数据型高速缓存用于按照顺序写入写入数据。

此外，在该互连矩阵接口中，高速缓存为类指令型高速缓存。在锁存的信息包含写入命令以及写入数据的情况下，从器件用于按照顺序写入写入数据。

此外，在该互连矩阵接口中，在锁存的信息包含读出命令并且从器件控制模块判断高速缓存具有有效数据的情况下，高速缓存用于读取有效数据，并将其提供给主器件控制模块。

此外，在该互连矩阵接口中，在锁存的信息包含读出命令并且从器件控制模块判断高速缓存不具有有效数据的情况下，从器件用于读取有效数据，并将其提供给主器件控制模块。

综上所述，通过本发明的上述方面，通过带高速缓存器的AHB互联矩阵，并在互联矩阵上增加流水线和cache(高速缓存器)，使得矩阵运作效率大为增加，同时因为这个高速缓存器可视作为一个共享型的高速缓存器，可以提升多内核体系的整体运作效率。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：

图1是示出根了ARM公司提出的AHB互联矩阵的示意图；

图2是示出了据本发明实施例的AHB互连矩阵接口的结构示意图；

图3是示出了根据本发明实施例的AHB互联矩阵的结构示意图；

图4是示出了根据本发明实施例的两级流水线的波型示意图；

图5是示出了根据本发明实施例的三级流水线的波型示意图；

图6是示出了根据本发明实施例的在高速缓存器写击中时的波型示意图；以及

图7是示出了根据本发明实施例的在高速缓存器读击中时的波型示意图。

具体实施方式

以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。

AHB总线是很多嵌入式处理器(尤其是ARM CPU)系统进行数据传送时采用的高速总线，本接口设计以多个AHB主器件通过一个流线式的带高速缓存器型矩阵(matrix)到达AHB从器件方，实现总线间的高速高效、并行运作。

本发明针对内存系统，在保证数据在每个接口保证一致性的提前下，在这一类AHB矩阵上增加了一个N-way cache，这样，可以使得AHB接口效率得到极大的提高。这样的矩阵可以为作系统的高速缓存器使用。