[发明专利]具有ZQ校准电路的半导体存储器件

说明书

相关申请的交叉引用

本发明要求2006年6月30日递交的韩国专利申请10-2006-0061436的优先权，其全文被引入作为参考。

技术领域

本发明涉及一种集成电路，更特别地，涉及一种半导体存储器件的阻抗调整电路。

背景技术

通常，包括例如微处理器、存储电路和门阵列电路这样的集成电路的半导体存储器件被用于各种电气设备，例如，个人计算机、服务器计算机以及工作站。半导体存储器件典型地包括用于通过输入焊盘(pad)从外界接收信号的接收电路和用于通过输出焊盘将内部信号输出到外部的输出电路。输入/输出焊盘可以连接到在半导体存储器件所装配的印刷电路板(PCB)上的传输线。

接收电路的输入焊盘的输出阻抗应该与连接到输入焊盘的传输线的阻抗匹配。只有接收电路的输入焊盘的阻抗与传输线的阻抗相匹配，从外界传输来的输入信号才可以没有输入信号失真地全部传输到接收电路。如果接收电路的输入焊盘的输出阻抗和传输线的阻抗失配，则发生输入信号反射到接收电路中。传输到接收电路的输入信号退化。

为了使接收电路的输入焊盘的阻抗和传输线的阻抗匹配，半导体存储器件使用匹配电路，例如芯片终端电路或晶片内建终端(on die termination，ODT)电路。在芯片终端电路的情况下，在接收电路的输入焊盘和PCB上的传输线之间的预定点上提供具有匹配所要求的阻抗的电阻。在ODT电路的情况下，ODT电路被设置在半导体晶片上。也就是说，半导体存储装置包括ODT电路。

图1显示了半导体存储器件中传统ZQ校准电路的示意图。传统ODT电路包括：参考电压产生单元12、上拉检测单元14、p代码计数单元16、第一上拉阻抗调整单元18、下拉检测单元22、n代码计数单元24、第二上拉阻抗调整单元26和下拉阻抗调整单元28。终端电阻ZQ位于节点PIN和接地电压VSSQ之间。参考电压产生单元12产生参考电压VREF。上拉检测单元14检测对应于参考VREF信号和上拉阻抗调整信号PCAL_DQ的电压电平之间的差的上拉检测信号。P代码计数单元16响应于上拉检测信号将上拉计数代码PCAL_UP<0:5>向上或向下计数。上拉阻抗调整单元18产生上拉阻抗调整信号PCAL_DQ，其具有对应于上拉计数代码PCAL_UP<0:5>的电压电平。

下拉检测单元22产生对应于参考信号VREF和下拉阻抗调整信号NCAL_DQ的电压电平之间的差的下拉检测信号。n代码计数单元24响应于下拉检测信号将下拉计数代码NCAL_DN<0:5>向上或向下计数。第一下拉阻抗调整单元26对应于上拉计数代码PCAL_UP<0:5>产生下拉阻抗调整信号NCAL_DQ的电压电平。第二下拉阻抗调整单元28对应于下拉计数代码NCAL_DN<0:5>产生下拉阻抗调整信号NCAL_DQ的电压电平。

p代码计数单元16对应于上拉检测单元14的检测结果产生p代码计数代码PCAL_UP<0:5>。上拉阻抗调整单元18响应于p代码计数代码PCAL_UP<0:5>决定上拉阻抗调整信号PCAL_DQ的电压电平。上拉检测单元14比较参考电压VREF的电压电平和上拉阻抗调整信号PCAL_DQ的电压电平，以产生上拉检测信号。详细地，p代码计数单元16响应于上拉检测信号的逻辑高电平将p代码计数代码PCAL_UP<0:5>向上计数，并且响应于上拉检测信号的逻辑低电平将p代码计数代码PCAL_UP<0:5>向下计数。继续对p代码计数代码PCAL_UP<0:5>的向上或向下计数的操作，直到参考电压VREF的电压电平和上拉阻抗调整信号PCAL_DQ的电压电平相等。