[发明专利]半导体器件

说明书

技术领域

本发明涉及适于高集成化、高速化的半导体器件及半导体器件的制造方法。

背景技术

为迎接高度信息化社会的到来，希望移动终端、个人计算机、数字家电等的高性能化所不可缺少的半导体器件即系统LSI更提高性能。作为实现该高性能化的手段之一，可举出有元件的微细化，例如，在MOS晶体管的栅极长度为100nm以下的加工领域中进行。

然而，若MOS晶体管的栅极长度实现微细化，则常常发生源-漏间的泄漏电流增大的、所谓短沟道效应。该短沟道效应虽能够提高基板的杂质浓度来加以抑制，但若沟道层的杂质浓度提高，则由于杂质扩散增大，而迁移率降低，产生驱动电流降低。为了解决这样的问题，有效的方法是提高在栅极正下方的沟道层中迁移的载流子的迁移率，使流过沟道层的电流能力增大。

以往，作为使沟道层中迁移的载流子的迁移率变化、而使导电率变化的一种方法，通常知道有对Si器件施加机械性变形的压电效应。该方法在Si器件的晶片制造工艺结束前后，以机械方法适用于Si器件。通过这样，可以期望有改善器件性能的效果。

用图14来说明适用于上述说明的Si器件的一个例子。

图14所示为以往的半导体器件的结构的简要的剖视图。

如图14所示，半导体器件10在半导体芯片1内，包含电流能力及阈值电压不同的、各种各样种类的金属氧化物半导体(MOS)晶体管2。再有，在电流能力及阈值电压不同的各MOS晶体管2的上部，通过保护膜3形成凸点6，将该凸点6与半导体芯片1固定。

这时，在MOS晶体管2是N沟道(n型)MOS晶体管时，在半导体器件的电流能力比规定要低、阈值电压比规定要高的情况下，为了使两特性成为规定值，向该MOS晶体管2从上部施加力学上的压力4，加以固定。通过这样，能够使两特性引起变动，即产生MOS晶体管2电流能力提高、阈值电压低于规定的现象。通过这样，能够得到规定的所希望的MOS晶体管的电特性，能够进行MOS晶体管2的电特性控制，即能够控制MOS晶体管的电流能力及阈值电压。另外，由于通过使对MOS晶体管2施加的压力4或张力5变化，也就是说使压力的绝对值变化，而电特性值变化，因此在不能得到规定的电特性时，能够使该压力4或张力5变化来控制。

再有，这时若在MOS晶体管2的上部形成凸点6，则比较有效。即，作为形成凸点6的优点，该凸点6起刻按钮那样的作用，能够将压力4或张力5的力直接传递给MOS晶体管2。通过这样，从整个连接盘向MOS晶体管2传递压力，不是用针尖来传递力，能够均匀施加载荷。

另外，有一个例子是，对半导体组件的结构想办法，在半导体芯片与组件的接触面上设置至少一个凹凸面，通过对整个半导体芯片施加应力，来改善半导体芯片的特性。另外，作为对整个半导体芯片施加应力的手段，也可以使用将安装半导体芯片的组件进行密封时的气压或液压。

再有，还有一个例子是，在半导体组件上设置凸状的平台，在该平台上安装半导体芯片，通过这样对半导体芯片主面施加拉伸应力，实现高迁移率的半导体芯片。

但是，在微细化迅速发展的半导体技术中，高集成化的半导体芯片中装有的晶体管的数量十分庞大，晶体管等电路元件按照各自的功能集中成为电路模块。再有，在该电路模块中，还按照各自的动作集中成为电路单元。因此，若对整个这样的半导体芯片施加一样的拉伸应力或压缩应力，则产生的问题是，因电路模块或电路单元而性能降低，或者由于拉伸应力或压缩应力而可靠性降低等。另外，还有的问题是，为了对一部分电路模块或电路单元施加拉伸应力或压缩应力，必须从外部对整个半导体芯片施加很大的拉伸应力或压缩应力。

本发明正是为了解决上述以往的问题，其目的在于提供能够实现电流能力及阈值电压不满足规定值的、需要高性能化的电路模块及电路单元的高性能化的半导体器件及半导体器件的制造方法。

发明内容

为了达到上述目的，本发明的半导体器件，是在至少在表面层具有半导体单晶层的基板的前述半导体单晶层、具有多个由包含MOS晶体管的电路构成的电路模块而形成的半导体器件，具有：在前述半导体单晶层形成的前述电路模块的上部整个面形成的保护膜；以及通过前述保护膜在前述电路模块上形成的1个或多个凸点，前述凸点形成在对前述MOS晶体管施加应力的位置，前述应力是使得需要提高电特性的前述MOS晶体管的载流子迁移率增加那样的应力。