[发明专利]非易失性半导体存储装置以及制造该存储装置的方法

说明书

相关申请的交叉引用

本申请以于2006年11月27日提交的第2006-318627号日本专利申请为基础并要求其优先权的利益，该日本专利申请的全部内容通过引用合并于此。

技术领域

本发明涉及一种具有叠层栅结构的非易失性半导体存储装置以及制造该非易失性半导体存储装置的方法，其中，所述叠层栅结构包括浮动栅电极以及电荷存储层。

背景技术

作为典型非易失性半导体存储装置的示例，具有浮动栅电极的NAND类型的闪速存储器将被描述。

存储单元具有叠层结构，其中，隧道绝缘膜和浮动栅电极形成于半导体衬底上，此外，控制栅电极通过电极间绝缘膜而形成于所述半导体衬底上。对于存储器操作，将高电场施加到控制栅电极，并且通过将电子从硅衬底注射到浮动栅电极而产生的阈值电压的偏移被用于信息存储。此时，期望电极间绝缘膜的电容是高的，以保持足够高的耦合比率，还期望在电极间绝缘膜中的漏电流是小的。

将参照图15A到图19B描述制造普通NAND类型的非易失性半导体存储装置的存储单元的方法。图15A、图16A、图17A、图18A和图19A以及图15B、图16B、图17B、图18B和图19B示出彼此正交的横截面。

首先，如图15A和图15B所示，通过在掺有合意的杂质的硅衬底101的表面上通过热氧化方法来形成用于隧道绝缘膜的厚度接近7nm到8nm的氧化硅膜102。接着，通过CVD(化学汽相沉积)方法顺序地沉积用于浮动栅电极的厚度为60nm的掺有磷的多晶硅层以及用于隔离处理的掩模材料104。然后，使用抗蚀剂掩模(未示出)通过IRE(活性离子蚀刻)方法来顺序地蚀刻掩模材料104、多晶硅层103和隧道绝缘膜102，此外，蚀刻硅衬底101的暴露区以形成深度为100nm的隔离槽106。

接着，用于隔离的氧化硅膜107沉积在整个表面上，由此隔离槽106被完全填满，随后，通过CMP(化学机械抛光)方法来去除表面区中的氧化硅膜107以使得表面平坦。此时，掩模材料104被暴露(图16A和图16B)。

然后，暴露的掩模材料104被选择性地去除，随后，利用稀释的氢氟酸溶液来蚀刻氧化硅膜107的暴露表面，多晶硅层103的侧壁表面108被暴露，然后，用于电极间绝缘膜的具有氧化硅膜和氮化硅膜的叠层结构的SiO₂/SiN/SiO₂膜(以下，称为ONO膜)109沉积在整个表面上。ONO膜的等效SiO₂厚度接近15nm。此时，电极间绝缘膜109以三维形式形成在多晶硅层103的表面和侧壁表面108上(图17A和图17B)。ONO膜的平均介电常数低至接近5。为此，三维的电极间绝缘膜对于通过增加与多晶硅层103的接触区来增加它的有效电容而言是必要的。

接着，通过CVD方法顺序地沉积由厚度为100nm的多晶硅层制成的控制栅电极的导电层110，此外，通过CVD方法沉积RIE掩模材料111。然后，使用抗蚀剂掩模(未示出)通过RIE方法来顺序地蚀刻掩模材料111、导电层110、电极间绝缘膜109、多晶硅层103和隧道绝缘膜102，由此沿着字线的方向形成狭缝部分112(图18A和图18B)。结果，确定用于浮动栅电极的多晶硅层103和用于控制栅电极的导电层110的形状。

最终，通过热氧化方法在暴露的表面上形成用于电极侧壁的氧化硅膜113，然后，通过使用离子注入方法来形成源区和漏区114。然后，通过CVD方法来形成层间绝缘膜115以便覆盖整个表面(图19A和图19B)。然后，通过公知方法来形成配线层以完成存储单元。

在写入操作和擦除操作期间，将高电场施加到NAND类型的非易失性半导体存储装置的存储单元中的电极间绝缘膜109，其中流过漏电流。漏电流通过隧道绝缘膜阻止电荷存储，以及在浮动栅电极进行擦除和写入的电荷。为此，有必要将漏电流抑制在从装置规范定义的特定参考电平之下。作为各种调查的结果，漏电流电平被设置为就在完成写入操作之前流入隧道绝缘膜的电流的1/10或更少。例如，电极间绝缘膜中的漏电流密度在以下条件下必须在约1×10^-2A/cm²以下，所述条件为：隧道绝缘膜的厚度为7.5nm；隧道绝缘膜与电极间绝缘膜的耦合比率为0.6；电极间绝缘膜具有三维结构，施加到电极间绝缘膜的有效电场(其由“(表面电荷密度)/(SiO₂的介电常数)”定义)接近12到18MV/cm。