[发明专利]接口电路和半导体集成电路

说明书

技术领域

本发明涉及用于通过传输线进行信号传输的接口电路和半导体集成电路，以及用于调整终端电阻(termination resistance)的方法。本发明可以被用作诸如USB驱动器之类的高速接口电路。

背景技术

传统上，接口电路被布置在计算机的内部电路和外部电路的各个位置。例如，在被用作计算机的主存储器的SDRAM中采用DDR2(双倍数据速率2)标准作为进行高速数据传输的接口电路。另外，USB(通用串行总线)标准通常被用作计算机和外围设备之间的接口电路。

在这种接口电路中，其输出阻抗必须与诸如接收电路或电缆的传输线的特性阻抗匹配，以便通过防止输出信号的反射和损失而进行正确传输。另外，必须将输出信号的波形的上升时间和下降时间(压摆率)调整为落入适当的范围内。如果太短，可能产生噪声。如果太长，则波形可能劣化。

通常，为了解决这种问题，在作为半导体集成电路的存储器LSI(大规模集成电路)内部提供了用于调整和控制接口电路中的终端电阻的功能。例如，针对DDR2标准存储器设置的ODT(片上端接)电路可以将其终端电阻值调整为75欧姆或150欧姆。换句话说，ODT电路具有多个并联连接的P型和N型晶体管对，从而形成终端电阻。实际上是通过提供给晶体管的栅极的控制信号来调整并联连接的晶体管的数量，以使得将晶体管的电阻值控制为等于外部基准电阻器的电阻值(参见美国专利第7193431号)。

另外，为了即使在制造工艺或操作环境改变时仍保持恒定的阻抗和压摆率，提出了如下方法：通过第一控制部来调整并联连接的多个输出MOSFET的输出阻抗，该第一控制部用于选择要导通的输出MOSFET的数量，同时通过第二控制部来调整压摆率，该第二控制部用于调整要导通的输出MOSFET的驱动信号(参见日本待审查专利公报第2004-327602号)。

然而，上述接口电路或驱动器电路通常布置在LSI的内部，因此片上电阻器或晶体管的导通电阻的值实质上随LSI的制造步骤中的工艺条件或LSI的操作温度而改变。因此，在美国专利第7193431号中所描述的结构包括设置在LSI外部的附加基准电阻器，这引起了由于外部基准电阻器而导致的元件数量以及用于安装元件的面积增加的问题。

另外，日本待审查专利公报第2004-327602号中所描述的电路使用了用于对输出阻抗或压摆率进行调整的阻抗调整码(adjustment code)和压摆率调整码，但是其仅公开了外部电阻器应该被用作用来生成所述码的方法。

这样，常规上尽管已提出了应该在接口电路中对终端电阻进行调整以及对压摆率进行调整，但是这种调整需要外部基准电阻器，并且无法实施为LSI的内部功能。

因此，在常规的接口电路中存在以下遗留的问题：在使用外部电阻器时，元件数量以及用于安装元件的面积增加、由于电抗的增加而导致波形劣化等。

发明内容

本发明的目的是提供一种接口电路和半导体集成电路，其中能够将整个接口电路构造在LSI的内部，并且即使在制造步骤期间发生工艺条件或操作温度的变化，也可以通过针对终端电阻进行实质的调整来对该工艺条件和操作温度的变化进行补偿。

本发明的另一目的是即使发生了工艺条件或温度的变化也要保持压摆率基本恒定。

根据本发明的实施方式的接口电路包括：驱动器电路，其由多个晶体管的组合构成；校准电路，其用于对所述多个晶体管中的一个或更多个晶体管的导通和截止进行选择，从而调整所述多个晶体管的导通电阻；以及终端电阻，其连接在所述驱动器电路的输出端和所述传输线之间。基于所述校准电路的输出来导通所述多个晶体管中的一个或更多个晶体管，以使得所述多个晶体管的导通电阻和所述终端电阻的组合电阻值与所述传输线的特性阻抗匹配。

此外，所述驱动器电路、校准电路和终端电阻形成在同一半导体集成电路上。所述校准电路用于检测形成在所述半导体集成电路上的晶体管和电阻器的工艺变化及其温度变化。

从而，所述校准电路对所述驱动器电路、终端电阻等的工艺变化和温度变化进行检测，以使得对工艺变化和温度变化进行补偿并实质上对终端电阻进行调整。

另外，所述驱动器电路的所述多个晶体管可以包括不由所述校准电路选择的共用晶体管，以使得所述共用晶体管和所述终端电阻的组合电阻值被设定为接近所述传输线的特性阻抗；以及所述校准电路选择所述多个晶体管中所述共用晶体管以外的一个或更多个晶体管，以使得将所述多个晶体管的导通电阻与所述终端电阻的组合电阻值调整为与所述传输线的特性阻抗匹配。