[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件，更特别地涉及一种形成有鳍晶体管以减少等待态漏电流和增加驱动电流的半导体器件及其制造方法。

背景技术

当100nm以下的设计规则应用到制作半导体器件时，晶体管降低的沟道长度和宽度以及结区的增加的掺杂浓度由于增加的电场的数量而引起结漏电流的增加。然后，通过使用具有常规平面沟道结构的晶体管难以获得在高集成半导体器件中所要求的阈值电压，并且有改善半导体器件的刷新特性的限制。

这样，致力于增加沟道长度而研究了具有三维沟道结构的晶体管。鳍晶体管是具有三维沟道结构的一种类型。为了形成鳍晶体管，通过使隔离层凹进形成具有突出的有源区的鳍图案，然后形成栅极以覆盖鳍图案。在鳍晶体管中，由于漏致势垒降低(DIBL)的降低抑制了短沟道效应，而且因为沟道形成于有源区的所有的三个暴露的表面上，所以显著改善了电流驱动特性。

然而，常规鳍晶体管因为阈值电压降低而具有等待态漏电流增加的问题。为了解决增加的等待态漏电流(standby leakage current)导致的问题，建议了采取负字线的方法。然而，由于半导体器件的复杂的制造工序和复杂的电路，也由于半导体器件的增加的电力消耗，这个方法对于实际应用是不实际的。

此外，随着半导体器件的集成度的增加，常规鳍晶体管由于降低的驱动电流而存在问题。为解决降低的驱动电流导致的问题而提出的一种方法是增加鳍图案的高度。然而，通过增加鳍图案的高度产生了如下面的更多的缺陷。

首先，作为形成隔离层的工艺，为了改善沟槽的间隙-填充能力，比如玻璃上旋涂(SOG)氧化物层的可流动绝缘层填充在沟槽的下端内，且高密度等离子体(HDP)氧化物形成于SOG氧化层上。在这种情况，鳍图案的增加的高度导致隔离层增加的损失，且隔离层的损失将导致具有高湿法蚀刻速率的SOG氧化物层的暴露，因此使半导体器件的隔离特性退化。

第二，增加鳍图案的高度可以导致在接下来的栅极形成工艺中差的蚀刻性能，栅极可能因此短路而导致器件失效。

这样，为了解决上述有关半导体器件的高集成的问题，需要在相同的鳍图案高度和相同的阈值电压下，减少晶体管的等待态漏电流并增加驱动电流。

发明内容

由于向高集成的趋势，本发明的实施例针对形成有鳍晶体管以减少等待态漏电流并防止驱动电流降低的半导体器件及其制造方法。

在一个实施例中，半导体器件包括：半导体衬底，具有隔离区和包含栅极形成带的有源区；隔离层，形成于半导体衬底的隔离区内以暴露有源区的包含栅极形成带的部分的侧表面，这样有源区的包含栅极形成带的部分组成鳍图案；硅外延层，形成于包含鳍图案的有源区上；以及栅极，形成以覆盖其上形成有硅外延层的鳍图案。

鳍图案具有100～1,500的高度。

硅外延层形成至50～500的厚度。

硅外延层包括纯硅外延层或含有Ge的Si_xGe_(1-x)外延层。

在另一个实施例中，制造半导体器件的方法包括步骤：在具有隔离区和包含栅极形成带的有源区的半导体衬底的隔离区中形成隔离层，以暴露有源区的包含栅极形成带的部分的侧表面，这样有源区的包含栅极形成带的部分组成鳍图案；在包含鳍图案的有源区上形成硅外延层；以及形成栅极以覆盖其上形成有硅外延层的鳍图案。

形成隔离层以暴露有源区的界定了栅极形成带的部分的侧表面的步骤包括步骤：在半导体衬底的隔离区内形成隔离层；在具有形成于其中的隔离层的半导体衬底上形成线型的第一掩模图案，以暴露有源区的栅极形成带和隔离层；在包含第一掩模图案的半导体衬底上形成第二掩模图案，以暴露有源区的栅极形成带和隔离层的与栅极形成带相邻的部分；使用第一和第二掩模图案作为蚀刻掩模，蚀刻隔离层的与栅极形成带相邻的暴露的部分；以及除去第一和第二掩模图案。

执行蚀刻隔离层的与栅极形成带相邻的暴露部分的步骤以使得有源区的界定栅极形成带的部分的侧表面以100～1,500的高度被暴露。

蚀刻隔离层的与栅极形成带相邻的暴露部分的步骤通过干法等离子体蚀刻执行。

在形成隔离层的步骤之后和形成硅外延层之前，该方法还包括湿法蚀刻隔离层的与栅极形成带相邻的暴露的部分，以增加隔离层的与栅极形成带相邻的部分的蚀刻面积。

形成硅外延层的步骤在真空腔或真空炉中在500～900℃温度和在5mTorr至30Torr的压强下执行。