[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及封装了多个半导体芯片的半导体器件以及制造该半导体器件的方法。

背景技术

关于其中封装有多个半导体芯片的半导体器件已经提出了多种结构。例如，具有多个层叠在内插器(interposer)上的半导体芯片的半导体器件。

图1是示意性示出相关技术的芯片层叠型半导体器件10的剖视图，其中多个半导体芯片进行层叠。参照图1，在半导体器件10中，半导体芯片12到15层叠在具有多层配线结构的内插器11上，使用由绝缘材料制成的封装材料16封装半导体芯片12到15。

下层半导体芯片12通过倒装结合方法结合到形成于内插器上的多层配线。例如，参见日本未审查的专利文献：JP-A-2001-94033和JP-A-2002-353402。

然而，芯片层叠型半导体器件经由内插器安装在例如母板等待连接的物体上。因此在使半导体器件小型化和薄化方面存在问题。例如，内插器11由具有预定厚度的多层配线板形成，并通过所谓的积层法或者PWB处理(一种制造印刷配线板的方法)进行制造。这样，在使层叠型半导体器件小型化方面存在问题。

从上方看去所得的内插器的面积变得大于半导体芯片的面积。因此，这造成在半导体器件尺寸小型化方面的问题。在相关技术的半导体器件中，层叠为上层的半导体芯片通过配线结合连接到内插器。因此，需要用于配线结合的布线和连接的空间，从而引起半导体器件小型化的问题。

在相关技术的芯片层叠型半导体器件中，难以在半导体器件基本完成之前(在完成封装之前)测试各个半导体芯片。目前的情况是：在完成封装之后，进行检验无缺陷产品的测试。

因此，即使将要层叠的半导体芯片的一部分(例如一个)是有缺陷的，包括多个半导体芯片在内的整个昂贵的半导体器件也将变为有缺陷的，这样导致了半导体器件制造良率降低和制造成本增加的问题。

例如，上述JP-A-2001-94033和JP-A-2002-353402公开了不使用内插器层叠和封装半导体芯片的方法、以及在基板上层叠半导体芯片的方法。

然而，基于这些相关技术方法，尤其难以应对作为下层的半导体芯片(基板)的针脚数量增加。此外，在实质上作为下层的半导体芯片(基板)的结构上遇到了问题(例如，连接部分(例如电极片)的数量增加)。因此，存在半导体器件的结构受到限制的问题。

发明内容

因此，示例性实施例提供了新型的有用的半导体器件和制造该器件的方法。

此外，示例性实施例减小了封装有多个半导体芯片的半导体器件的尺寸。

根据本发明的第一方面，半导体器件包括：

第一半导体芯片；

多层配线，其在所述第一半导体芯片上形成并且与所述第一半导体芯片连接；

第二半导体芯片，其经由所述多层配线与所述第一半导体芯片连接；

封装材料，其封装所述第二半导体芯片；以及

突出插塞，其与所述多层配线连接并且其顶端从所述封装材料中露出。

根据本发明的第二方面，用于制造半导体器件的方法包括如下步骤：

a)在与形成在基板上的第一半导体芯片对应的区域上形成与所述第一半导体芯片连接的多层配线；

b)形成与所述多层配线连接的突出插塞；

c)连接第二半导体芯片与所述多层配线；以及

d)使用封装材料封装所述第二半导体芯片。

根据本发明的第一和第二方面，可以减小封装有多个半导体芯片的半导体器件的尺寸。

根据本发明的半导体器件，该半导体器件包括：第一半导体芯片；多层配线，其在所述第一半导体芯片上形成并且与所述第一半导体芯片连接；第二半导体芯片，其经由所述多层配线与所述第一半导体芯片连接；封装材料，其封装所述第二半导体芯片；以及突出插塞，其与所述多层配线连接并且其顶端从所述封装材料中露出。

上述构造具有如下特征：该结构不具有安装半导体器件的多层配线板(所谓的内插器)。在这种情况下，第一半导体芯片和第二半导体芯片层叠，而多层配线夹在两者之间。此外，第一半导体芯片和第二半导体芯片经由多层配线彼此电连接。

在多层配线上形成如下的突出插塞：其用于将半导体器件与例如母板等待连接的物体连接。该插塞通过多层配线连接到第一半导体芯片和第二半导体芯片。

因此，该半导体器件具有如下特征：其具有封装多个半导体芯片(第一半导体芯片和第二半导体芯片)的结构，同时可以实现小型化及薄化。此外，因为第一半导体芯片通过多层配线与第二半导体芯片连接，可以增加半导体芯片的针脚数量。