[发明专利]多芯片堆叠的封装结构

说明书

技术领域

本发明涉及集成电路的封装结构，特别是有关于一种结合LOC(Leadon Chip)及COL(Chip on Lead)技术的多芯片堆叠的封装结构。

背景技术

近年来，半导体的后段制程都在进行三度空间(Three Dimension；3D)的封装，以期利用最少的面积来达到较高的密度或是内存的容量等。为了能达到此一目的，现阶段已发展出使用芯片堆叠(chip stacked)的方式来达成三度空间(Three Dimension；3D)的封装。

在现有技术中，例如美国专利第6,744,121，即揭露一种使用导线架来形成多芯片堆叠的结构，如图1a所示。很明显地，在图1的封装结构中，为避免下层芯片的金属导线与上层堆叠芯片的背面接触，故将导线架作了多次的弯折，通过弯折所形成的高度差来保护下层芯片的金属导线。然而，经过多次弯折的导线架容易变形，造成后续芯片不易对准。另外，弯折的导线架会使得封装结构松散，致使无法缩小封装体积。此外，由于导线架作了多次的弯折，因此每个芯片与导线架的粘着面积不足，容易在注膜过程中，造成芯片脱离。

另外，在美国专利第6,838,754及美国专利第6,977,427，也揭露一种使用导线架来形成多芯片堆叠的结构，如图1b及图1c所示，同样的，在图1b及图1c的实施例中，均可能在上层芯片与下层芯片接合的过程中，发生上层芯片的背面与下层芯片上的金属导线接触而造成短路或金属导线剥落等问题。

此外，多个芯片堆叠在一封装体内时，使得此多芯片堆叠结构在操作时，会产生热效应；若此热效应无法迅速地排至多芯片堆叠结构之外时，会使芯片的可靠度降低。

发明内容

有鉴于发明背景中所述的多芯片堆叠方式的缺点及问题，本发明的主要目是提供一种利用间隔组件以确保上下芯片间的距离，以保护下层芯片上的金属导线。

本发明的另一主要目的是提供一种以导线架为基板的多芯片堆叠封装结构，并利用金属间隔组件与导线架上的散热鳍片连接，使得多芯片堆叠结构于操作时所产生的热效应能通过导线架上的散热鳍片，将热效应排至多芯片堆叠结构之外，以增加芯片的可靠度。

根据以上所述，本发明主要提供一种多芯片堆叠的封装结构，包括：一导线架，具有一上表面及一下表面，此导线架是由多个内引脚与多个外引脚所构成，而内引脚包括有多个平行的第一内引脚群与平行的第二内引脚群，且第一内引脚群与第二内引脚群的末端是以一间隔相对排列的，其中于第一内引脚群与第二内引脚群的接近中央区域，各配置一散热鳍片；一第一芯片，固接于导线架的下表面，其具有一有源面且于有源面上接近中央区域配置有多个第一焊垫；数条第一金属导线，用以电性连接第一芯片上的第一焊垫及第一内引脚群及第二内引脚群；一对金属间隔组件，配置于导线架之散热鳍片之上；一高分子材料层，系充填于第一内引脚群与第二内引脚群之末端的间隔区中，并覆盖第一焊垫以及多条第一金属导线；一第二芯片，具有一有源面及一相对该有源面之背面，而背面固接于高分子材料层之上并与金属间隔组件接触，且第二芯片之有源面上接近中央区域配置有复数个第二焊垫；数条第二金属导线，用以电性连接第一内引脚群及第二内引脚群的至第二芯片的第二焊垫；及一封装体，用以包覆第一芯片、第一金属导线、第二芯片、第二金属导线、第一内引脚群及第二内引脚群，且曝露出多个外引脚。

本发明接着提供一种多芯片堆叠的封装结构，包括：一导线架，具有一上表面及一下表面，是由多个内引脚与多个外引脚所构成，其内引脚包括有多个平行的第一内引脚群与平行的第二内引脚群，且第一内引脚群与第二内引脚群的末端是以一间隔相对排列的，并于第一内引脚群与第二内引脚群的接近中央区域，各配置一散热鳍片；一第一芯片，固接于导线架的下表面，该第一芯片具有一有源面且于有源面上接近中央区域配置有多个第一焊垫；多条第一金属导线，用以将第一芯片上的第一焊垫电性连接至第一内引脚群及第二内引脚群；一对金属间隔元组件，配置于导线架的散热鳍片之上；一第二芯片，其具有一有源面且于有源面上接近中央区域配置有多个第二焊垫，并于相对有源面的背面上配置一粘着层，通过该粘着层固接于导线架的上表面，其中粘着层覆盖多条第一金属导线及对金属间隔组件，并且第二芯片的背面与对金属间隔组件接触；多条第二金属导线，用以将第一内引脚群及第二内引脚群的上表面电性连接至第二芯片的该有源面上的所述第二焊垫；及一封装体，用以包覆第一芯片、第一金属导线、第二芯片、第二金属导线、第一内引脚群及第二内引脚群，且曝露出多个外引脚。