[发明专利]包括深度休眠模式的存储器

说明书

背景技术

存储器中的一种为动态随机存取存储器(DRAM)。DRAM具有多种模式，被设计成用于当未存取该存储装置时降低电流消耗。当存储装置未被存取时，这些模式(例如，自刷新、有效休眠、以及预充电休眠)降低了电流消耗。通过斜降(ramp down)内部电源电压和停止所有操作，通常可以获得最大的节能。这样，虽然丢失了存储装置中保存的数据，但电流消耗几乎降低至零。这种模式称作深度休眠(deep power down，DPD)模式。

通常，使用同步DPD指令进入DRAM中的DPD模式，该指令可包括突发中止指令，其具有时钟使能(CKE)信号逻辑低。JointElectronic Device Engineering Counsel(电子设备工程联合委员会，JEDEC，半导体工程标准团体)对低功率两倍数据速率(DDR)DRAM提出了新的特征(feature)，以异步地将存储装置设置成DPD模式。JEDEC提出了一种新的、专用输入点(pad)，当被触发时，使存储装置处于DPD模式。所提出的输入点将用于叠层芯片存储器的应用，以允许共享引脚的装置被单独地测试或编程。JEDEC提出了对于正常操作，一旦被封装，就将该输入点驱动至使该特征无效并且防止其可被用户启用的逻辑低。

基于这些以及其他原因，需要做出本发明。

发明内容

本发明的一个实施例提供了一种存储器。本存储器包括用于接收输入信号的输入点和第一电路。第一电路被配置成响应于输入信号而接收第一信号，接收第二信号，并响应于指示进入深度休眠模式请求的第一信号和第二信号中的至少一个而提供第三信号。该存储器包括第二电路，被配置成响应于第三信号而提供用于指示进入深度休眠模式的第四信号。

附图说明

加入附图用来提供对本发明的进一步理解，其构成本说明书的一部分。这些附图示出了本发明的实施例，并且与具体实施方式一起用于解释本发明的原理。通过参考下面的具体说明，将会更好地理解本发明的其他实施例和本发明的其他优点，从而更好地掌握这些实施例和优点。附图中的各部件并不一定相互成比例。同样的部件对应同样的参考标号。

图1是示出了存储装置的一个实施例的框图；

图2是示出了休眠电路的一个实施例的框图；

图3是示出了假信号保护电路的一个实施例的示意图；

图4是示出了深度休眠检测电路的一个实施例的示意图；

图5是示出了深度休眠锁存电路的一个实施例的示意图；以及

图6是示出了在操作过程中休眠电路内的信号的一个实施例的时序图。

具体实施方式

下面的具体说明是参考附图所进行的，附图构成本文的一部分，并且附图中所示形式为实施本发明的具体实施例。因此，所用方向术语(例如，“顶部”、“底部”、“前部”、“后部”、“前端”、“尾部”等)是参考附图所描绘的方向。因为本发明实施例的部件可朝向多个不同的方向放置，所以方向术语只出于说明目的，而非起限定作用。应该明白，在不脱离本发明范围的情况下，可采用其他实施例并且可做出结构或逻辑改变。因此，以下的具体说明并非用作限定，并且本发明的范围是由所附权利要求所限定的。

图1是示出了存储系统100的一个实施例的框图。存储系统100包括主机102和存储器106。主机102通过存储器通信路径104电连接至存储器106。存储器106包括休眠电路108。主机102通过存储器通信路径104从存储器106读取数据和向存储器106写数据。主机102还通过存储器通信路径104控制休眠电路108。

休眠电路108包括用于实现JEDEC所提出的深度休眠(DPD)输入点的控制电路。当向休眠电路108的DPD输入点施加逻辑高信号时，存储器106异步地进入深度休眠模式。为了退出深度休眠模式，随着时钟使能(CKE)信号逻辑高向休眠电路108的DPD输入点施加逻辑低信号。在一个实施例中，在存储器106的测试过程中，深度休眠模式用于叠层芯片结构。深度休眠模式允许将叠层芯片结构中共享引脚的各个芯片被单独地测试和编程。在另外的实施例中，异步深度休眠模式控制电路可用于测试以外的目的。休眠电路108还包括可选假信号保护，以防范施加给DPD输入点的信号的正和负假信号(glitch)。