[发明专利]集成电路、静态随机存取存储电路与存储器电路控制方法

权利要求书

1.一种静态随机存取存储器电路，包括：

多个静态存储器储存单元，安排成一列并且各静态存储器储存单元耦接至多个安排成一行的字线中的一条字线；

一对互补位线，耦接至上述静态存储器储存单元，用于将一对差动数据信号传送至上述静态存储器储存单元以及从上述静态存储器储存单元传送一对差动数据信号；

一检测放大器，包括各自耦接至上述互补位线对其中之一的一对差动输入端，用以检测上述差动输入端之间的差动电压；

多个输入与输出数据线，用以根据多个控制信号自上述检测放大器传送与接收数据；以及

字线解码器电路，用以根据解码地址输出被选择的上述字线上的脉冲，上述字线解码器电路还包括字线抑制电路，用以在上述字线的上述脉冲的第一阶段选择性地将上述字线上的电压降低预定数量，并在上述字线的上述脉冲的第二阶段释放上述字线以允许上述字线电压上升至较高电压值。

2.如权利要求1所述的静态随机存取存储器电路，其中上述字线解码器电路还包括：第一抑制计时器电路，用以在上述第一阶段的开始输出第一控制信号，并持续输出上述第一控制信号直到上述互补位线对其中之一的电压下降至第一预定电压值，其中上述第一预定电压值小于起始电压值；以及第二抑制计时器电路，用以在上述第一阶段的开始输出第二控制信号，并持续输出上述第二控制信号直到上述互补位线对其中之一的电压下降至第二预定电压值，其中上述第二预定电压值小于第一预定电压值。

3.如权利要求1所述的静态随机存取存储器电路，其中上述字线抑制电路将上述字线电压抑制为不小于50毫伏的电压值。

4.如权利要求1所述的静态随机存取存储器电路，其中上述字线解码器电路还包括使能电路，用以根据控制信号将供应电压输出至上述字线。

5.一种集成电路，具有嵌入式静态随机存取存储器阵列，包括：

输入与输出电路，用以接收并传送多个信号，其中上述信号包括多个数据信号；

逻辑电路，接收上述数据信号，用以执行多个使用者定义函数；

嵌入式静态随机存取存储器电路，包括：

多个静态存储器储存单元，位于安排成多个行与多个列的多个阵列中，并且耦接至一对互补位线，上述互补位线用以传送数据至与接收数据自上述静态存储器储存单元；

检测放大器，耦接至上述各列中的上述互补位线对，包括差动闩锁电路以闩锁上述检测放大器的一对差动输入检测端的差动电压，其中各上述差动输入检测端耦接至上述互补位线对其中之一；

多个字线，沿着上述行耦接至上述静态存储器储存单元；

字线解码器电路，耦接至上述字线以在被选择的上述字线上根据行地址输出双阶段字线脉冲，上述字线解码器电路还包括字线抑制电路，用以在上述脉冲的第一阶段抑制上述字线上的电压，并且在上述脉冲的第二阶段将上述字线上的电压释放至较高电压，上述字线解码器电路根据抑制控制信号而选择性地被使能；以及

输入与输出数据线，耦接至上述各列以在写入操作期间将上述数据提供至上述静态存储器储存单元以及上述检测放大器，并且在读取操作期间自上述静态存储器储存单元以及上述检测放大器接收上述数据。

6.如权利要求5所述的集成电路，其中上述嵌入式静态随机存取存储器电路中的上述字线抑制电路还包括：电压控制电流路径，根据抑制控制信号上的电压值选择性耦接于上述字线与参考电位之间。

7.如权利要求5所述的集成电路，其中对于上述嵌入式静态随机存取存储器电路，上述字线抑制电路包括电路元件，该电路元件选自包括以下元件的群组：金属氧化物半导体晶体管、二极管以及逻辑电路。

8.如权利要求5所述的集成电路，其中对于上述嵌入式静态随机存取存储器电路，上述字线解码器还包括使能电路，用以根据控制信号将供应电压输出至上述字线。