[发明专利]闩锁防护装置

说明书

技术领域

本发明是关于一种闩锁防护装置，且特别是关于一种利用额外路径导引电流，避免发生闩锁现象的装置。

背景技术

互补式金属氧化物半导体(complementary metal oxide silicon，CMOS)技术在集成电路工业中，扮演着越来越重要的角色。但是，存在于互补式金属氧化物半导体内部的寄生电路效应(或称之为闩锁现象)往往是造成芯片自我破坏的主要因素，因而必须透过抗闩锁的工艺技术，或者布局技术来防止闩锁现象的发生。

在此为方便阐述闩锁现象的发生，便以互补式金属氧化物半导体工艺的反相器作说明。图1A绘示反相器的示意图。请参照图1A，反相器100包括P型晶体管M1以及N型晶体管M2。P型晶体管M1的栅极接收输入信号Vin，其第一源/漏极耦接系统电压VDD，其第二源/漏极产生输出信号Vout。N型晶体管M2的栅极接收输入信号Vin，其第一源/漏极耦接P型晶体管M1的第二源/漏极，其第二源/漏极耦接接地电压VSS。

图1B绘示图1A中反相器100的布局截面图。请参照图1B，在N型阱(N-well)中，P+扩散区(diffusion)111、112以及多晶硅113分别形成P型晶体管M1的第一源/漏极、第二源/漏极以与栅极。在P型基底(P-substrate)中，N+扩散区121、122以及多晶硅123分别形成N型晶体管M2的第一源/漏极、第二源/漏极以与栅极。为了避免基体效应(body effect)，通常会将P型晶体管M1的基体耦接系统电压VDD(如N+扩散区114所示)，以及将N型晶体管M2的基体耦接接地电压GND(如P+扩散区124所示)。

从图1B可以得知，除了预期的P型晶体管M1与N型晶体管M2之外，还包含了PNP晶体管M3、NPN晶体管M4以及电阻R_nw、R_sub所组成的寄生电路130，或称之为硅控整流器(silicon-controlled rectifier，SCR)。

图1C绘示图1B中寄生电路130的示意图。请参照图1B及图1C，当PNP晶体管M3的集电极有电流流过，且使NPN晶体管M4的基极与发射极间的电压至约0.7伏特时，NPN晶体管M4便会导通。由于NPN晶体管M4的共发射极电流的放大作用，使得NPN晶体管M4的集电极产生一个大电流流经电阻R_nw，因而提高了PNP晶体管M3的发射极与基极间的电压。此时，当PNP晶体管M3的发射极与基极间的电压至约0.7伏特时，PNP晶体管M3也会导通，且导通电流流经电阻R_sub，提高了NPN晶体管M4基极电压，造成正回授的情形发生，称之为闩锁现象。

一般而言，存在电路内部的瞬时电流或者电压，例如：激活电源或者外部电压超出正常操作范围等情况下，都有可能会触发闩锁现象。为使正常电路操作下不致发生闩锁现象，在工艺选择上最常见的方法有外延晶片(epitaxial wafer)以及退化阱区(retrograde well)等，以降低基底电阻及阱区电阻。而在布局技术上为设置充足的基底接点(substrate contact)(如P+扩散区124)及阱区接点(如N+扩散区114)，以降低基底电阻及阱区电阻，或者设置防护圈(guard ring)来降低寄生晶体管的增益β，但如此却也增加了布局面积。

发明内容

本发明提供一种闩锁防护装置，其能避免闩锁现象的发生，以保护电路正常运作。

本发明提出一种闩锁防护装置包括第一晶体管、检测模块以及处理模块。第一晶体管的第一源/漏极耦接焊垫，其基体及第二源/漏极耦接第一电压。检测模块用以检测第一晶体管的第一源/漏极与第二源/漏极间的端电压，当端电压大于触通电压时，则产生第一信号。处理模块耦接检测模块与第一晶体管的栅极之间，用以将第一信号进行逻辑处理，并产生启动信号至第一晶体管的栅极以使第一晶体管导通。