[发明专利]双输入优先级化的LDO稳压器

说明书

技术领域

本发明涉及稳压器，尤其涉及低电压降输出(LDO)稳压器。

背景技术

图4是示出常规配置中包含BUCK稳压器20、LDO稳压器25和现场可编程门阵列(FPGA)30的系统的框图。原始电压源(例如电池)提供相对较高的、未稳压的电压V_RAW，它被提供给BUCK稳压器20。BUCK稳压器20将相对较高的已稳压电压V_I/O(例如3.3V)提供给FPGA 30的输入/输出(I/O)电路并提供给LDO稳压器25，而LDO稳压器25将相对较低的已稳压电压V_CORE(例如2.5V)提供给FPGA 30的核心逻辑电路系统。

图5是示出在启动期间图4的系统中产生的各个电压的时序图。首先，未稳压的电压V_RAW倾升，随后在短暂的时延后BUCK稳压器20开始产生相对较高的已稳压电压V_I/O。最后，在使已稳压电压V_I/O到达高到足以允许稳压的电压电平所需的时延T_DELAY之后，LDO稳压器25开始产生相对较低的已稳压电压V_CORE。

参照图4和图5描述的常规配置的高效率的地方在于它使得能耗和热量的产生最小化。尤其，诸如BUCK稳压器20的开关稳压器能以比诸如LDO稳压器25的线性稳压器更高效率的方式来使用原始的未稳压电压V_RAW来稳压更高的I/O总线。相比而言，线性稳压器优于开关稳压器的地方在于它们产生相对静噪(即，无噪声)的已稳压输出电压，但是不那么高效率，尤其是当原始的未稳压电压V_RAW显著高于所需的已稳压输出电压V_CORE时。因此，为了使效率最大化，BUCK稳压器20和LDO稳压器25在图4中所示的配置中串联连接以使LDO稳压器25由比原始的未稳压电压V_RAW更接近所需的已稳压输出电压V_CORE的已稳压输出电压V_I/O驱动。

当诸如图4中所示的系统的纳入诸如微处理器、FPGA和数字专用集成电路(ASIC)的复杂电子系统需要以与图5所示的时序图不一致的方式来对它们的功率供给进行定序时会产生问题。尤其，FPGA 30的核心逻辑电路系统经常需要在I/O电路系统之前接收功率以使外围设备在上电和断电时序期间保持受控。不幸的是，如图5中所示，功率上高效率的常规配置致使相对较低的已稳压核心电压V_CORE必定滞后于相对较高的已稳压I/O电压V_I/O，这与所需的启动供电电压的时序相反。

解决上述定序问题的一种当前方法是使用分立的二极管和多个稳压器以提供需要的时序。然而，这种方法是不便和昂贵的。

需要的是解决上述定序问题而不需要多个分立器件的LDO稳压器。

发明内容

本发明通过提供一种双输入线性(例如LDO)稳压器结构来解决上述定序问题，该双输入线性稳压器结构包含两个线性稳压器电路和一在已稳压供电电压与未稳压供电电压之间偏向于使用前者来产生已稳压输出电压的内部优先级逻辑机制。未稳压的供电电压从例如电池或其它原始电压源向第一输入端子施加，并被提供给第一线性稳压器电路。已稳压的供电电压从例如开关稳压器向第二输入端子施加，并被提供给第二线性稳压器电路。第一和第二输出器件(例如双极型晶体管)各自连接于第一和第二输入端子与LDO输出端子之间。第一控制电路控制第一输出器件以在启动期间(例如当已稳压供电电压过低而无法进行稳压时)提供所需的已稳压输出电压。这种配置允许LDO电路在未稳压供电电压一旦可用时即开始工作，由此在较慢(但更高效率)的开关稳压器能够产生已稳压供电电压之前提供所需的已稳压输出电压。一旦已稳压供电电压高到足以允许稳压，内部优先级逻辑机制即禁用第一稳压器电路，藉此由第二稳压器电路单独来产生所需的已稳压输出电压。由于已稳压供电电压的电压电平比未稳压电压更接近已稳压输出电压，因此在启动阶段之后利用第二稳压器电路来产生已稳压输出电压降低功耗并防止不必要的发热，从而使LDO电路能以更高的效率来工作。

附图说明

本发明的这些和其它特征、方面和优点通过参照下面的说明、所附权利要求书和附图将变得更为易懂，在附图中：

图1是示出根据本发明的一个实施例的纳入双输入优先级化LDO稳压器的系统的框图；

图2是示出在启动时在图1的系统中产生的电压的时序图；