[发明专利]集成半导体器件及其形成方法

说明书

技术领域

本发明总体涉及一种集成半导体器件，该集成半导体器件包含具有由SiGe或SiGeC层的第一部分形成的基极区的异质结双极晶体管(HBT)器件、以及具有由SiGe或SiGeC层的第二部分形成的互连的另一个半导体器件。而且，本发明涉及一种包括沟槽偏置PNPN可控硅整流器(SCR)的可逆可编程器件或存储器件。

背景技术

移动通信的持续增长促进了射频(RF)通信的发展。尤其是，这个不断扩大的市场要求功率消耗更低并且性能提高。

已经发现许多应用的一种可能的技术方案是双极互补金属氧化物半导体(BiCMOS)技术。在标准双极互补金属氧化物半导体(BiCMOS)技术中，互补金属氧化物半导体(CMOS)工序与双极工序分隔开，从而避免金属氧化物半导体场效应晶体管(MOSFET)和双极晶体管之间的注入和处理问题。通常需要额外的工序来形成双极晶体管，这会导致处理时间加长并且制造成本增加。

需要一种在利用非常少的额外工序或者无需额外工序的情况下集成双极晶体管工序和传统CMOS工艺的方法。利用芯片上系统(SOC)和芯片上网络(NOC)，对于共用芯片上的数字、模拟和RF电路以及逻辑和存储器件的要求高。在有线和无线通信系统中，对于CMOS、RF CMOS、RF横向扩散金属氧化物半导体(LDMOS)、RFBiCMOS SiGe或SiGeC和砷化镓技术的需求不断增加。因此，期望在共用系统中形成具有存储器的HBT基器件、具有磁滞现象的电路和高压器件。此外，期望通过集成SiGe HBT器件和高压电路来使得能够在25伏和40伏下进行电压控制和功率控制应用。

而且，在40伏的功率控制应用需要具有高于该电源电压的触发条件的静电放电(ESD)网络。在利用LDMOS晶体管的功率技术中，需要25伏和40伏电源条件。在标准CMOS技术中，利用低压结和阱击穿电压，不可能在该电压范围中提供ESD网络。在标准CMOS技术中，n型阱区的击穿电压可以低于40伏，这防止在p扩散区、n型阱区、p衬底和n扩散区中形成可控硅整流器(SCR)。

不断需要具有更高触发条件的改进型SCR，它可以用作在高于40伏电源条件下的ESD结构。期望将高压元件集成到CMOS、高压CMOS或者RF BiCMOS SiGe系统中。今天，还不存在这种将高压元件例如高压SCR集成到CMOS或者BiCMOS SiGe/SiGeC应用中的集成系统。此外，由于与BiCMOS技术相关的成本，期望形成这种集成系统而没有额外掩模步骤或成本。

发明内容

在一个方面中，本发明涉及一种集成半导体器件，包括：

半导体衬底；

第一半导体器件，该第一半导体器件包括位于该半导体衬底的第一区中的异质结双极晶体管(HBT)，其中该HBT包括基极区，该基极区包含SiGe或SiGeC层的第一部分；以及

第二半导体器件，该第二半导体器件位于该半导体衬底的第二区中，其中所述第二半导体器件包括互连，该互连包含SiGe或SiGeC层的第二部分。

优选地而非必需地，SiGe或SiGeC层的第二部分包括不同结晶度的不同段。例如，SiGe或SiGeC层的第二部分可以包括多晶段和单晶段。

在本发明的具体实施例中，第二半导体器件是包括沟槽电容器和场效应晶体管(FET)的存储器件，它们通过SiGe或SiGeC层的第二部分而电连接在一起。

在本发明的可选实施例中，如果该半导体衬底掺杂有p型掺杂剂，则第二半导体器件是沟槽偏置PNPN可控硅整流器(SCR)。该沟槽偏置PNPN SCR包括位于该p型掺杂半导体衬底中的n型阱上的p型阳极、位于该p型掺杂半导体衬底上且与该n型阱间隔开的n型阴极、以及位于该半导体衬底中且邻接该n型阱区域的多晶硅填充沟槽。具体而言，SiGe或SiGeC层的第二部分位于该多晶硅填充沟槽上且电接触该多晶硅填充沟槽，以便施加偏置电压到该沟槽。

该沟槽偏置PNPN SCR包含五个电极，所述五个电极包括p型阳极、n型阴极、电连接到n型阱的第一附加电极、电连接到p型掺杂半导体衬底的第二附加电极、以及电连接到SiGe或SiGeC层的第二部分的第三附加电极。

可替换地，如果SiGe或SiGeC层的第二部分延伸以形成进一步与p型掺杂半导体衬底电接触的电接触件，则该沟槽偏置PNPN SCR可以仅包含四个电极，所述四个电极包括p型阳极、n型阴极、电连接到n型阱的第一附加电极、电连接到SiGe或SiGeC层的第二部分的第二附加电极。